Catapult lager kvalitets RTL for ASIC/FPGA fra C++/SystemC i halve tiden med håndkoding. Design Space Exploration, nedstrøms RTL-synteseintegrasjon, pluss effektestimater/optimalisering muliggjør bedre design. Designkontroll, kodedekning og formell reduserer RTL-verifiseringskostnadene med opptil 80%.
C++ eller SystemC er et valg som gir teamene fleksibilitet til å bestemme hva som er den mest effektive metodikken for deres designoppgave. Enten det er den overlegne simulerings- og verifiseringshastigheten til sekvensiell C ++ med AC-datatypene (hlslibs.org), eller eksplisitt samtidighetsmodellering med SystemC og MatchLib (ved hjelp av AC-typene), Catapult dekker deg.
Med Catapult Flow forsvinner RTL-feilsøking bokstavelig talt. C-modellen er validert i sitt miljø, og derfra opprettes RTL korrekt etter konstruksjon. Dette reduserer verifiseringsinnsatsen dramatisk.
Catapult High-Level Synthesis (HLS) on-demand treningsbibliotek inneholder et sett læringsveier med moduler for å introdusere ingeniører for HLS og verifisering på høyt nivå.
En gruppe for å diskutere de finere punktene med design og verifisering ved hjelp av Siemens EDA HLS- og HLV-verktøy. Bli med i diskusjonen om nye emner, funksjoner, innhold og tekniske eksperter.
Et gratis og åpent sett med biblioteker implementert i standard C ++ for bit-nøyaktig maskinvare- og programvaredesign. Det er et åpent fellesskap for utveksling av kunnskap og IP for HLS som kan brukes til å akselerere både forskning og design.
Blogg som dekker neste generasjons høynivåsyntese (HLS) design- og verifiseringsmetoder og teknikker.
Få tilgang til detaljert dokumentasjon, utgivelser, ressurser og mer.
Hjelper deg med å oppnå maksimal forretningspåvirkning ved å adressere komplekse teknologi- og bedriftsutfordringer med en unik blanding av utviklings- og designopplevelse og metodikkekspertise.
