Når designere flytter beskrivelser på høyt nivå til RTL, eller gjør strømoptimaliseringer til RTL, må de vite om resultatet funksjonelt tilsvarer originalen. SLEC-motorene leverer løsninger for manuell, høynivåsyntese (katapult-generert) og kraftoptimalisert RTL-ekvivalenskontroll.
Sammen med en rekke motorer som er best i klassen, muliggjør denne kraftige verifiseringstilnærmingen feiljakt, begrenset kontroll og fullsikre strategier. SLEC er designet for å utfylle typisk simuleringsbasert verifisering, og den er integrert med feilsøkingsverktøy som Siemens EDA Visualizer for å forstå forfalskninger.
For de tøffeste manuelle formelle verifiseringsutfordringene som involverer komplekse implementeringer i håndkodet RTL. SLEC-systemet leverer funksjoner som muliggjør formelle bevis på designblokker som er like utfordrende som dobbel presisjon flytende punktmultiplikasjon, mult-add og andre problemer som ganske enkelt ikke kan simuleres uttømmende i RTL.
Catapult High-Level Synthesis (HLS) on-demand treningsbibliotek inneholder et sett læringsveier med moduler for å introdusere ingeniører for HLS og verifisering på høyt nivå.
En gruppe for å diskutere de finere punktene med design og verifisering ved hjelp av Siemens EDA HLS- og HLV-verktøy. Bli med i diskusjonen om nye emner, funksjoner, innhold og tekniske eksperter.
Et gratis og åpent sett med biblioteker implementert i standard C ++ for bit-nøyaktig maskinvare- og programvaredesign. Det er et åpent fellesskap for utveksling av kunnskap og IP for HLS som kan brukes til å akselerere både forskning og design.
Blogg som dekker neste generasjons høynivåsyntese (HLS) design- og verifiseringsmetoder og teknikker.
Få tilgang til detaljert dokumentasjon, utgivelser, ressurser og mer.
Hjelper deg med å oppnå maksimal forretningspåvirkning ved å adressere komplekse teknologi- og bedriftsutfordringer med en unik blanding av utviklings- og designopplevelse og metodikkekspertise.