Katapult Syntese og verifiseringshendelser på høyt nivå

Bygg den mest energieffektive inferensakseleratoren for kantenheter, der seieren går til teamet som oppnår lavest energi per slutning. Du må oppfylle strenge krav til nøyaktighet og område for å vinne.

Bli med på dette webinaret og HLS Summer Hackathon for å gjøre Python-nevrale nettverk til RTL AI-akseleratorer med Catapult AI NN, utforske PPA-avveininger, integrere med RISC-V og målrette FPGA- eller ASIC-kantdesign.

RISC-V: Skreddersy prosessorer for ytelse/effektivitet. Lær HLS for å bygge og integrere en vekkeord-infererende koprosessor, og sammenligne kraft, ytelse og arealgevinster i denne workshopen.

Edge AI trenger strømeffektivitet og ytelse. Balanse med tilpasset maskinvare! Lær hvordan HLS går fra Python til skreddersydd maskinvare. Bygg en AI-akselerator for vekke-ordslutning og mål HLS-effekt/ytelsesgevinster.

Oppdag hvordan elektronikkdesignere kan bruke HLS til å distribuere tilpassede akseleratorer. Ved å skreddersy akseleratoren til spesifikke slutninger, kan den overgå vanlige GPUer/TPUer, og tilby redusert energiforbruk.

Bli med oss i München hvor fagfellevte tekniske økter vil bli delt på tvers av en bredde av emner, slik at du kan utforske nye konsepter eller dykke dypt i kjerneområdet ditt.

Bli med på vårt Nord-Amerika-arrangement, som er et dedikert miljø for utveksling av ideer, informasjon og beste praksis som gjør at du kan lede i din rolle og oppnå suksess med kundene dine.

Denne foredraget vil beskrive hvordan du bruker High-Level Synthesis (HLS) til å utvikle tilpassede AI-akseleratorer, rettet mot ASIC- eller FPGA-teknologi. Finn ut hvordan du praktisk kan distribuere AI-inferencing i kantsystemene dine.

Innebygde systemer krever mer datakraft enn prosessorer kan gi. Maskinvareakseleratorer tilbyr en løsning. Denne økten utforsker HLS, og gjør C ++ til RTL for ASIC/FPGAer, med virkelige eksempler innen ML og bildebehandling.

Denne workshopen vil dekke syntese på høyt nivå og fordelene ved å produsere maskinvareakseleratorer raskt og nøyaktig. Vi vil dekke trinnvis design og verifisering av Wakeword-algoritmen ved hjelp av HLS.

Utforsk SoftMax-arkitektur og mikroarkitektur for å balansere ytelse, område, ressurser for kantslutning. Oppdag smidige arbeidsflyter for FPGA-design for å holde tritt med utviklende algoritmer.

Denne praktiske økten vil introdusere deg for High-Level Synthesis, en teknologi som konverterer en C ++ -funksjon til en maskinvareimplementering. Du lager en RISC-V-koprosessor og integrerer den i en Rocket Core-design.

Oppdag syntese på høyt nivå og fordelene ved å produsere maskinvareakseleratorer raskt og nøyaktig. Vi vil dekke trinnvis design og verifisering av Wake Word-algoritmen ved hjelp av HLS.

Bli med oss for å utforske mulighetene til EDA AI og se hva fremtiden bringer. Vi vil diskutere den store visjonen om å ha en spesialbygd sentralisert EDA AI-plattform.

Denne workshopen vil dekke syntese på høyt nivå og fordelene ved å produsere maskinvareakseleratorer raskt og nøyaktig. Vi vil dekke trinnvis design og verifisering av Wakeword-algoritmen ved hjelp av HLS.

Få verdifull innsikt i utfordringer og løsninger ved distribusjon av ML i maskinvare. Forstå hvordan HLS og hls4ml effektiviserer utviklingen av nevrale nettverksbaserte maskinvareakseleratorer og er grunnleggende for bransjens fremtid.

User2User er din mulighet til å lære, vokse og få kontakt med andre tekniske eksperter som designer ledende produkter ved hjelp av Siemens EDA-verktøy.

Lær hvordan du bruker HLS til å konvertere C ++ til RTL for ASIC/FPGA, og aktivere tilpassede akseleratorer. Sesjonen dekker HLS beste praksis og virkelige eksempler innen ML og bildebehandling for innebygde systemer.

Utforsk syntese på høyt nivå for rask, nøyaktig oppretting av maskinvareakseleratorer. Vi dekker RTL-design og verifisering med Wakeword-algoritmen og viser Catapult AI NN, og utvider HLS til Python for raskere AI HW-utvikling.

Bli med oss på DVCon US: delta på våre korte workshops, lunsj, papirer, og plakatøkter. Besøk oss i stand 301 for å lære hvordan Siemens kan hjelpe deg med å konstruere en smartere fremtid raskere.

Besøk Siemens EDA for å fokusere på praktiske anvendelser av språk, verktøy, metoder og standarder for design og verifisering av elektroniske systemer og integrerte kretser for å forbedre dine egne flyter.

Besøk Siemens EDA for å fokusere på praktiske anvendelser av språk, verktøy, metoder og standarder for design og verifisering av elektroniske systemer og integrerte kretser for å forbedre dine egne flyter.

Kom og se Ankur Guptas hovedtale: Hvordan AI omdefinerer halvlederdesign for kanten
Tirsdag 10. september kl. 11:15

DVCon Taiwan er den fremste konferansen for design- og verifiseringsingeniører, forskere og ledere i Taiwans halvleder- og EDA-industrier.

Besøk Siemens EDA for å fokusere på praktiske anvendelser av språk, verktøy, metoder og standarder for design og verifisering av elektroniske systemer og integrerte kretser for å forbedre dine egne flyter.

Denne samtalen vil vise hvordan HLS kan brukes til raskt å lage og vurdere flere RTL-implementeringer for en AI-akselerator fra en enkelt algoritmisk beskrivelse.

Besøk Siemens elektroniske designautomatiseringseksperter (EDA) på DAC 2024, 23.-27. juni 2024, i San Francisco, California.

Etterspørselen etter datakraft i innebygde systemer fortsetter å vokse. Å flytte funksjoner til HW-akseleratorer er avgjørende. HLS automatiserer ved å konvertere C ++ -funksjoner til HW-beskrivelser for ASICs eller FPGA, noe som forbedrer effektiviteten i IP og ML.

Delta på vår informative veiledning, lunsj, workshops, papirer, og plakatøkter, og besøk utstillingsstanden vår for å lære hvordan Siemens kan hjelpe deg med å konstruere en smartere fremtid raskere.

Vi vil vise hvordan HLS kan brukes til å migrere spesifikke funksjoner fra 5G L1-stakken fra SW til HW. HLS kan muliggjøre praktiske 5G-distribusjoner som ellers ikke er mulig.

Denne praktiske klassen vil få deltakerne til å utvikle en inferensakselerator ved hjelp av HLS. Deltakerne vil få en forståelse av hvordan man lager en skreddersydd inferensakselerator og fordeler det kan gi et innebygd system.

Oppdag enestående synlighet og innsikt i kompleks funksjonell oppførsel av AI SoC fra Tessent Embedded Analytics-teamet på AIHW, pluss lær om å utnytte kraften i RISC-V-arkitektur for ASIC- og FPGA-baserte design.

Catapult og PowerPro hadde ganske mange økter i år på DAC med en økt fra NVIDIA og en annen fra Telechips. Bruk koblingene på forespørsel nedenfor for å sjekke ut presentasjonene våre i standen.

CEA presenterer en metodikk som bygger bro mellom DL-rammeverket med åpen kildekode N2D2 og Catapult HLS for å redusere designprosessen til maskinvareakseleratorer, noe som gjør det mulig å holde tritt med nye AI-algoritmer.

Telechips designet AXI4 master IP som oppfyller fullstendige AXI4-spesifikasjoner ved hjelp av C ++ HLS, og gir programvarelignende tilgang til DMA-blokker, samtidig som man oppnår høy gjennomstrømning ved hjelp av flere fremragende og burst-enheter.

Administrere kompleksiteten til en HEVC-koderimplementering (Kvazaar) på FPGA med Catapult HLS

Dr. Panu Sjövall vil belyse hvordan de var i stand til å implementere sin innebygde sanntids HEVC intra encoder på HW med Catapult HLS.

Dette webinaret introduserer en enkel og robust kvantiseringsmetode basert på verdiområdeanalyse.

Syntese på høyt nivå var et ganske hett tema på U2U i Nord-Amerika og Europa. Sjekk ut alle våre 2023 U2U-økter.

På IP-nivå ble det opprettet en ISP i løpet av et år ved hjelp av Catapult, en oppgave som ville vært umulig ved bruk av tradisjonell RTL. For å redusere avhengigheten av designererfaring introduserte vi et AI-assistert DSE-verktøy.

Finn ut mer om webinaret «Arkitektoniske forbedringer for lav effekt og funksjonell sikkerhet for dataflow CNN-akseleratorer ved hjelp av HLS».

Lær hvordan C ++ og SystemC/Matchlib HLS er mer enn bare å konvertere SystemC til RTL. Vi dekker språkvalg, arkitekturutforskning, kraftestimering og optimalisering som alle jobber for å levere konkurransedyktig RTL raskt og billig.

Designflyt inkludert HW/SW-co-design og HLS som gjør det mulig for utviklere å migrere beregningsintensive funksjoner fra programvare som kjører på en innebygd prosessor til en HW-basert akselerator som en løst koblet bussbasert perifer enhet.

Lær hvordan du kan bruke High-Level Synthesis til å gå fra Python til syntetiserbar RTL for å distribuere en tilpasset AI-akselerator raskere og enklere enn du trodde var mulig.

Cornell introduserer HiSparse: akselerator på tynn matrise tett vektormultiplikasjon. Ved hjelp av både HLS-implementering og simulering leverer deres sparsomme akseleratorer lovende speedup med økt båndbredde og energieffektivitet.

FNAL demonstrerer at en NN autoencoder-modell kan implementeres i en strålingstolerant ASIC for å utføre tapsdatakomprimering. Dette lindrer dataoverføringsproblemet samtidig som detektorens energiprofils kritiske informasjon bevares.

5G-standarder åpner en verden av maskinvareutvikling for alle som kan bygge de beste, kostnadseffektive produktene. Catapult, Questa og Veloce muliggjør integrerte, pålitelige design- og verifiseringsløsninger for 5G-systemdesign.

本 ウ ビ ナ ー、特 別 招 待 講 演。

I dette webinaret vil vi dele denne nye modellen for datadrevet maskinvaredesign som produserer dramatisk bedre maskinvare og programvare - tett optimalisert for spesifikke applikasjoner.

Denne opplæringen vil demonstrere HLS-algoritmetransformasjon på en eksempelalgoritme fra en full programvareimplementering til en høy ytelse, effektiv implementering med en blanding av maskinvare- og programvareelementer.

Oversikt over hva HLS er og hvordan det kan brukes til å lage applikasjonsspesifikke akseleratorer. Den vil vise hvordan disse akseleratorene kan integreres i et prosessorbasert system fra et maskinvare- og programvareperspektiv.

HLS gjør en ekte HW/SW co-design mulig ved å muliggjøre nøyaktig partisjonering
utforskning og bytte av funksjonaliteter mellom SW og HW akselerator til
optimalisere busstrafikk, minneutnyttelse og prosessorbelastning.

HLS Adopsjon for chipdesign er drevet av økende design- og verifiseringskompleksitet og tid til markedspress. HLS gjør det mulig for designere å få sine chips til markedet raskere ved å forkorte den generelle design- og verifiseringsflyten.

Denne samtalen vil utforske hvordan HLS kan brukes til å levere dataene som trengs for å ta kritiske designavveiningsbeslutninger og dekke hvordan HLS kan muliggjøre systemverifisering i en MBSE-flyt, og hvordan HLS kan redusere risikoen for forsyningskjeden.

For å forstå hvilken Catapult HLS-flyt som er bedre egnet for våre behov hos JPL-NASA, implementerte vi Harris Corner Detector-bildebehandlingskjerne i både utidsbestemt C ++ og tidsbestemt SystemC. Erfaringer fra hver flyt vil bli presentert.

Denne opplæringen vil nærme seg spørsmålet om designkvalitet fra et unikt perspektiv.

Denne workshopen vil vise eksempeldesignet som kjører på forskjellige abstraksjonsnivåer, og utforske de forskjellige verifiseringsmålene som kan oppnås på hvert trinn i designprosessen.

Harvard kaster lys over deres smidige algoritme-maskinvare co-design og samverifiseringsmetodikk drevet av High-Level Synthesis, noe som gjorde dem i stand til å redusere front-end VLSI-designinnsats med størrelsesordener.

Denne økten vil vise hvordan du lager forskjellige typer akseleratorer ved hjelp av HLS og hvordan du integrerer dem i RISC-V-prosessordesign. AI-inferensalgoritme og en krypteringsalgoritme vil bli brukt som eksempler.

Å distribuere en algoritme i maskinvare krever forståelse av algoritmen og dens dataavhengigheter. Vi vil beskrive en automatisert måte å få denne innsikten fra en C ++ -beskrivelse med en automatisert bane til RTL gjennom HLS.

Å distribuere en algoritme i maskinvare krever forståelse av algoritmen og dens dataavhengigheter. Vi vil beskrive en automatisert måte å få denne innsikten fra en C ++ -beskrivelse med en automatisert bane til RTL gjennom HLS.

Dette webinaret demonstrerer hvordan man kan oppnå omfattende verifisering raskere på et høyere abstraksjonsnivå, men likevel bruke kjente og pålitelige RTL-verifiseringsteknikker.

Presentasjonen vil gi en teknisk oversikt på høyt nivå av Catapult HLS-plattformen som du kan bruke i dine fremtidige prosjekter for å øke hastigheten på utviklingsprosessen.

I dette runde bordet vil vi diskutere noen interessante tilnærminger til HW/SW-codesign og fordeler og ulemper med disse tilnærmingene. Vert av Anoop Saha og Russell Klein fra Siemens og sammen med Thierry Tambe fra Harvard University.

Denne foredraget vil fokusere på silisium for kanten, og designvalgene som hjelper distribusjon av kraftige maskinlæringsalgoritmer på liten billig energieffektiv maskinvare.

AI er klar til å bli allestedsnærværende i innebygde systemer. Lær hvordan inferencing effektivt kan distribueres i enheter med lite strøm, beregningsbegrenset uten å måtte ta med en veldig lang skjøteledning.

Keynote som dekker muliggjørende teknologier - fra HLS til codesign av maskinvareprogramvare, som dekker fortiden, nåtiden og fremtiden for silisiumdesignprosessen, forstyrrelsene, og de nyeste teknologiske trendene.