Siemens EDA arrangementer og webinarer

Lær hvordan klokkeportstrategier med modulbasert rapportering identifiserer kaskadeoptimaliseringsmuligheter dypt innenfor viftebaner og viftebaner og maksimerer wattsparet per ingeniørtime, noe som muliggjør design med lav effekt.

Lær hvordan PSS-språket lar deg spesifisere bekreftelseshensikt og bruke Questa One til å lage tilfeldige tester for deg; og disse kan «realiseres» for å kjøre på forskjellige plattformer, verktøy, og bekreftelsesstadier.

Utforsk SoftMax-arkitektur og mikroarkitektur for å balansere ytelse, område, ressurser for kantslutning. Oppdag smidige arbeidsflyter for FPGA-design for å holde tritt med utviklende algoritmer.

Oppdag hvordan Questa One Sim akselererer simulering med ParallelSIM-teknologi, innebygd PSS, VHDL-begrensningsløsning, automatiserte kodedekningsekskluderinger, og mer for RTL, simuleringer på portnivå, og dekning.

Dette webinaret vil introdusere UaLink-protokollen, med fokus på arkitekturen og nøkkelfunksjonene som muliggjør skalerbare AI-systemer; dykk deretter ned i de essensielle egenskapene til Siemens Avery UaLink Verification IP.

Dette webinaret vil introdusere UaLink-protokollen, med fokus på arkitekturen og nøkkelfunksjonene som muliggjør skalerbare AI-systemer; dykk deretter ned i de essensielle egenskapene til Siemens Avery UaLink Verification IP.

Oppdag syntese på høyt nivå og fordelene ved å produsere maskinvareakseleratorer raskt og nøyaktig. Vi vil dekke trinnvis design og verifisering av Wake Word-algoritmen ved hjelp av HLS.

Siloerte arbeidsflyter skaper flaskehalser som bremser designsykluser og kompromitterer kvaliteten. Dette webinaret introduserer en ny tilnærming til synergistiske verifiseringsmiljøer ved hjelp av Questa™ Developer/IVEs integrerte økosystem.

Oppdag hvordan Aprisa AI og Siemens EDA AI-system øker RTL-til-GDS-produktiviteten med 10 ganger, beregningstidseffektiviteten med 3x og PPA med 10%, med ML og RL, generativ og agentisk AI for akselerert læring og EDA-arbeidsflytautomatisering.

Dette webinaret viser hvordan Questa One Property Assist gjør brukermeldinger til optimaliserte LLM-meldinger, henter LLM-leverte løsninger, og presenterer de best genererte SVA-egenskapene for brukeren.

Dette webinaret introduserer Questa One Sim CX, en innovativ dekningsdrevet simuleringsløsning som revolusjonerer UVM-verifisering ved å automatisere slutning av dekning og stimulans, og skjevgenerering til avdekkede områder.

Finn ut hvordan Questa One DFT-verifiseringsløsningen, kombinert med Tessent Silicon Lifecycle Solutions, leverer en utvikling i brukeropplevelse og ytelse for å møte disse nye verifiseringsutfordringene.

Lær hvordan Questa One Sim FX optimaliserer feilkampanjer med feillisteoptimalisering og testrangeringsfunksjoner, og sømløs integrasjon med eksisterende testbenk-miljøer, og omfattende feilanalysefunksjoner.

Oppdag hvordan Questa Verification IQ Testplan Author integreres med verktøyene for administrasjon av applikasjonslivssyklus (Siemens Polarion og Jama) for å levere en samarbeidsløsning for sporbarhet som forvandler verifiseringsarbeidsflyten din

Denne økten introduserte en transformativ løsning av tilkoblede plattformer med datadrevne tilnærminger og AI-integrasjon for å møte utfordringer som gjensidig avhengighet står overfor, arbeidsstyrkebegrensninger og effektivitet, og kvalitetssikring.

I dette webinaret vil vi utforske hvordan funksjonell feilgradering forbedrer feildekningen. Lær fordelene ved å integrere funksjonell feilgradering i DFT-prosesser, spesielt adressere feil som ikke kan testes ved skanningstester.

Denne økten dekket Avery Verification IP for Ethernet 1.6T, Infiniband, UALink og UEC; gir omfattende protokolldekning, skalerbarhet og avansert feilsøking for å verifisere komplekse design for neste generasjons tilkobling.

Dette webinaret vil fordype seg i den kritiske rollen til maskinvaresikkerhetsverifisering, og skissere hvorfor det er viktig for å beskytte moderne FPGA-design fra RTL til FPGA-bitstrømmen. Utvalgt: Bitwise av Red Balloon Security

I dette webinaret vil vi utforske kraften i feilsøkingskode og funksjonell dekning mens RTL-simuleringen fortsatt kjører, og hvordan interaktiv dekningsanalyse kan føre til betydelig raskere design og testbenk-opptak.

Denne økten vil vise hvordan du kan akselerere rotårsaksanalyse og redusere feilsøkingsprosessen med Questa Verification IQ Regression Navigator - en neste generasjons, samarbeidende nettleserbasert datadrevet verifiseringsløsning.

Denne økten vil fordype seg i de avanserte funksjonene til Averys PCIe Gen 7 Verification IP, inkludert dynamisk oppretting av testbenker, sofistikert trafikkgenerering, feilinjeksjon og protokollsamsvarskontroller

Dette webinaret vil fokusere på bruk av SafetyScope gjennom hele sikkerhetsdesignsyklusen: arkitektonisk fase, RTL-fase og postsyntesefase. Demoer: FIT- og ISO 26262-beregninger, hva om analyse for å nå ASIL B, optimaliserte feillister.

Feilsøking av testbenker kan være en utfordring, så dette webinaret vil vise muligheter for å forenkle og akselerere prosessen, for eksempel grunnleggende linjetrapping, dynamisk variabelovervåking, feilsøking av begrensninger og UVM-topologivisualisering

Dette webinaret vil utstyre deg med omfattende sikkerhets- og sikkerhetsoverensstemmelsesmetoder for å takle nåværende og nye krav til FPGA-design ved hjelp av FPGA-ekvivalenskontroll fra RTL til Bitstream.

Denne økten vil utforske de kraftige Smart Regression-funksjonene i Siemens EDAs Questa Verification IQ Regression Navigator - en neste generasjons, samarbeidende nettleserbasert, AI/ML datadrevet verifiseringsløsning.

Dette webinaret vil vise begrensningene ved eksisterende FPU C ++ referansemodellverifisering kontra en alternativ flyt ved hjelp av formell egenskapskontroll for effektivt å verifisere FPU-design; sikre nøyaktighet og pålitelighet.

Lær om AI/MLs rolle i verifiseringsproduktivitetsgevinster. Automatisert CI forbedrer RTL-kvalitet og utvikling. Formell sikkerhetsverifisering forhindrer datakorrupsjon. Oppdag de nyeste RTL-simuleringsfremskrittene.

Lær hvordan det nye AI/ML-paradigmeskiftet på tvers av bransjen muliggjør produktivitetsgevinster for funksjonell verifisering med Questa One.

Bli med oss for å diskutere AI/ML-grensesnittstandarder og hvordan Averys neste generasjons Verification IP og -flyter gir RTL-team mulighet til å verifisere høyytelsesprotokolldesign for 3DIC-er og SoC-er. Forbedre bekreftelsesstrategiene dine!

Denne unike begivenheten gir deltakerne et sted å knytte nettverk med jevnaldrende, stille spørsmål til ekspertene, og snakke med leverandører som tilbyr et bredt utvalg av produkter og tjenester.

Dette gratis Verification Academy-seminaret vil vise hvordan du kan utnytte neste generasjons verifiserings-IP for raskt å verifisere høyytelsesprotokolldesign som brukes på dagens 3DIC-er og SoC-er. Gratis lunsj inkludert.

osmose gir en unik mulighet til å få kontakt og engasjere seg med FoU-eksperter og andre deltakere. Hvis du har en overbevisende fortelling om prestasjon, sender vi hjertelig en invitasjon til deg om å avdekke den ved osmose.

Verification Futures-konferansen gir en unik blanding av konferansepresentasjoner, utstillinger, trening, og bransjenettverksøkter dedikert til å diskutere utfordringene i verifisering av maskinvare og programvare.

Fra oppslukende AI-drevne opplevelser til tankeledelse på DAC-scenen, omdefinerer Siemens hva som er mulig i EDA. Bli med på DAC 2025 for å utforske innovasjon i aksjon.

Klikk for å lære nye teknologier og teknikker du kan ta i bruk i dag for å øke design- og verifiseringsproduktiviteten din, og få en forhåndsvisning av veikartet vårt.

Klikk for å lære nye teknologier og teknikker du kan ta i bruk i dag for å øke design- og verifiseringsproduktiviteten din, og få en forhåndsvisning av veikartet vårt.

Osmose-hendelsesserien er en dynamisk plattform for utveksling av suksesser oppnådd gjennom å bruke formelle teknikker for å overvinne verifiseringsutfordringer, og koble til våre dyktige FoU-eksperter og sluttbrukere.