DDRx-ontwerp en -verificatie

DDR-interfaces bevatten meerdere groepen signalen, elk met unieke vereisten voor signaalkwaliteit. Ze hebben ook relatieve timingrelaties tussen signaalgroepen waaraan moet worden voldaan. Alle signalen in alle groepen moeten worden geanalyseerd om er zeker van te zijn dat het ontwerp werkt zoals bedoeld. In de afbeelding die hier wordt getoond, zijn er meer dan 64 signalen, waaronder klok, commando/adres, gegevens, datastrobe en status. Een probleem met de signaalkwaliteit of de timing van een enkel signaal kan ervoor zorgen dat de hele interface onbruikbaar wordt.

Gelukkig worden DDR-interfaces gekoppeld aan JEDEC-specificaties die de interfacevereisten documenteren, maar alleen voor de DRAM-kant van de interface. JEDEC specificeert geen vereisten voor het I/O-signaal of de timing van de controller, dus verschillende controllers zullen unieke gedragingen vertonen waarmee tijdens de analyse rekening moet worden gehouden. Controllers kunnen bijvoorbeeld deskewing uitvoeren op basis van een interface, byte, nibble of individuele bits, of helemaal niet.

Om ervoor te zorgen dat een interface werkt, moet ervoor worden gezorgd dat wordt voldaan aan de vereisten voor signaalkwaliteit en timing voor alle signalen en relaties tussen groepen, met inbegrip van controllerspecifiek gedrag. Hiervoor moeten alle signalen worden gesimuleerd en golfvormgegevens worden nabewerkt om oogmetingen te verkrijgen en vliegtijden met elkaar te verbinden voor gebruik tijdens timingberekeningen. Het is moeilijk om deze analyse uit te voeren voor een complete DDR-interface, aangezien er tientallen signalen bij betrokken zijn. Idealiter zou deze analyse volledig geautomatiseerd moeten zijn, vanwege de complexiteit en het aantal analysestappen.

Zodra een geschikte routeringsstrategie is gedefinieerd, kunnen beperkingen grafisch worden vastgelegd en automatisch in de lay-out worden verwerkt.

De analyse vóór de lay-out definieert een reeks richtlijnen voor de indeling die het mogelijk moeten maken dat een systeem naar behoren werkt, als de verkenning voorafgaand aan de lay-out uitgebreid was en de opmaakregels volledig werden gevolgd. Verificatie na de opmaak analyseert het gedrag van het ontwerp zoals het daadwerkelijk was opgesteld, waarbij gevallen aan het licht kwamen waarin de richtlijnen niet correct werden gevolgd of simpelweg niet volledig genoeg waren.

Beide vormen van analyse zijn belangrijk. Door vooraf de lay-out te verkennen, kunt u de lay-outinspanningen optimaliseren en buitensporig herwerk voorkomen. Verificatie na de opmaak helpt ervoor te zorgen dat het ontwerp klaar is voor verificatie van het prototype en dat er geen problemen zijn waardoor het niet werkt in het lab, waar debuggen, updaten en refabriceren tijdrovend en duur zijn.

Een verkenning voorafgaand aan de lay-out schept verwachtingen over hoe het ontwerp zal werken en wat de operationele marges zullen zijn. Bij verificatie na de opmaak moet hetzelfde analyseproces worden uitgevoerd en moeten de resultaten op dezelfde manier worden gerapporteerd als bij de verkenning vóór de lay-out, zodat de twee sets resultaten gemakkelijk kunnen worden vergeleken. Idealiter zou het analyseproces volledig geautomatiseerd moeten zijn, vanwege de complexiteit en het aantal stappen in het proces. Dat is precies wat HyperLynx DDR-analyse doet: gebruik maken van dezelfde geautomatiseerde analyseflow die dezelfde resultaten in hetzelfde formaat rapporteert - zodat eventuele problemen die zich tijdens de lay-out hebben voorgedaan, snel kunnen worden geïsoleerd en opgelost.

DDR-analyse met een volledige interface is een complex, protocol- en apparaatspecifiek proces. Het exacte analyseproces, de golfvormmetingen en de timingberekening verschillen op basis van de gebruikte DRAM-technologie en controller. HyperLynx begrijpt de protocolvereisten voor DDR-2,3,4,5- en LPDDR-2,3,4,5-technologieën, waaronder gebufferde (geregistreerde) DDR5-geheugens. HyperLynx maakt gebruik van een combinatie van timingmodellen en instelopties voor de analysewizard om vast te stellen wat de mogelijkheden van de controller zijn en hoe de analyse moet worden geconfigureerd. De mogelijkheden van de controller die in de analysewizard worden gespecificeerd, zijn onder meer de timing van 1T/2T-adressen, nivellering van lezen en schrijven, dynamische terminatie-instellingen, DQ/DQS-schewing-mogelijkheden en meer.

Naarmate de gegevenssnelheden toenemen, worden interacties tussen signalen en het Power Delivery Network (PDN) belangrijker en kunnen ze een aanzienlijk deel van de beschikbare operationele marge van het ontwerp in beslag nemen. Voor het modelleren van deze effecten is een nauwkeurig simulatiemodel nodig voor het gecombineerde netwerk voor signaal/stroomlevering. De DDR-analyse van HyperLynx is naadloos geïntegreerd met de hybride oplosser HyperLynx Advanced Solvers om deze simulatiemodellen te genereren. Met Power-Aware-analyse kunnen de effecten van niet-ideale signaalretourpaden, stroomdeling van het retourpad en gelijktijdige schakelruis selectief worden meegenomen of uitgesloten van de analyse, zodat de omvang van hun impact op de operationele marges kan worden gekwantificeerd.

DDR5-geheugen betekent een geheel nieuw hoofdstuk in DDR-modellering en -simulatie, dankzij de integratie van egalisatiecircuits in apparaatontvangers. Hiervoor is een nieuwe generatie DDR5-simulatiemodellen en -simulatietechnieken (IBIS-AMI) nodig. Bovendien vereist DDR5 het berekenen van oogmarges met een waarschijnlijkheid van 1e-16, wat niet mogelijk is met conventionele DDR-simulatietechnieken. HyperLynx biedt volledige ondersteuning voor DDR5 IBIS-AMI-simulatiemodellen met de nieuwste functies en ondersteunt meerdere simulatiemethoden om verschillende afwegingen te maken tussen simulatiesnelheid en nauwkeurigheid. Met HyperLynx kunnen IBIS-AMI-modellen ook worden gebruikt met analoge drivers met één uiteinde die verschillende stijg-/dalingsimpedanties en randsnelheden hebben, iets wat niet standaard deel uitmaakt van de IBIS-AMI-specificatie zelf.