Dit is een gelijkwaardige RTL

In dit webinar leert u waarom formele verificatie de belangrijkste component is om te slagen in het tijdperk van Next Normal, waar het succes van silicium in de eerste fase cruciaal is en het waarborgen van de kwaliteit gedurende uw hele verificatiecyclus essentieel is.

In dit webinar bespreken we de volgende technieken: basisabstractie, het instellen en optimaliseren van beperkingen, gegevensonafhankelijkheid en niet-determinisme. Deze methoden zijn eenvoudig toe te passen, waardoor de prestaties van formele analyses toenemen.

In dit webinar laten we zien hoe u, met een beetje ontwerpkennis en een vooruitziende blik van uw kant, deze twee principes (DI en ND) kunt gebruiken om uw formele analyse terug te brengen tot een kwestie van minuten in plaats van uren.

In dit webinar laten we u zien hoe u de standaard IEEE-code voor eigendomscontrole (SVA) en kant-en-klare formele hulpmiddelen kunt gebruiken om snel en volledig te controleren of het datatransport via de DUT aan de specificatie voldoet.

In dit webinar leert u welke soorten DUT-constructies vaak problemen veroorzaken bij formele analyses, en hoe u beproefde technieken kunt toepassen om ze veilig te abstraheren, zodat de formele verificatie snel kan worden afgerond.

In dit webinar laten we u zien hoe u optimale beperkingen schrijft voor formele analyses; en hoe u de analyse opzettelijk onder- en overbeperkt kunt houden om meer te weten te komen over de effectiviteit van de beperkingen.

In dit webinar leert u hoe FPGA-implementatieverificatie de ontwerpstroom kan versnellen, het aantal tests in het lab kan verminderen, agressief gebruik van optimalisatie mogelijk kan maken en de risico's na de productie drastisch kan verminderen.

De bescherming van uw hardware is net zo belangrijk als de bescherming van uw software tegen cyberaanvallen. Tijdens deze sessie wordt een vroege veiligheidsverificatie aangetoond van een kleine module van intellectuele eigendom (IP) die bestemd is voor IC-integratie.

In dit webinar krijgt u inzicht in de automatische formele toepassingen die kunnen worden gebruikt om de huidige ontwerp- en verificatieproblemen op te lossen die vaak voorkomen bij de ontwikkeling van ASIC- en FPGA-ontwerpen.

In dit webinar laten we zien hoe u een geautomatiseerd, formeel systeem kunt gebruiken om ervoor te zorgen dat de staatsruimte van uw registers volledig wordt bestreken, gedrag en illegaal gedrag grondig kunt verifiëren zonder dat u iets formeel hoeft te leren.

In dit webinar behandelen we de formele methodologie in detail, met de nadruk op het ABC van formeel: (A) abstractie, (B) insectenjacht en bouwbewijzen, en (C) dekking in het kader van de controle van onroerend goed.

In dit webinar ziet u hoe de gebruiksvriendelijke formele apps evolueren naar de eerste stappen van de formele controle van onroerend goed; het praktische idee van uitgebreide formele verificatie op moduleniveau tot de belofte van vastgoedgestuurde ontwikkeling.

In dit webinar zullen we een uitgebreide statische en formele methodologie delen waarbij gebruik wordt gemaakt van een geautomatiseerde Questa X-Check-applicatie waarmee ontwerpteams vroeg in het RTL-ontwerpproces de oorzaak van problemen met de 'X' kunnen identificeren.

In dit webinar leert u hoe u formele analyses kunt gebruiken om zoveel mogelijk functionele fouten te vinden en op te lossen, waardoor uiteindelijk de kwaliteit van uw eindproduct wordt verbeterd en het risico op re-spins wordt verlaagd.

In dit webinar leert u waarom een formele aanvraag in een vroeg stadium van de ontwikkeling de totale verificatiecyclus verkort door de meeste bugs tijdens de ontwikkeling te vinden en te verhelpen in plaats van pas laat in het verificatiespel.