Analyseer de optimale partitioneringsscenario's van het ontwerp op basis van het doel van de ontwerper. Haalbaarheidsanalyse van het RTL om fysieke problemen vroegtijdig te elimineren. Maak een schatting van de PPA bij RTL en genereer een vroege plattegrond. Genereer onderpand voor alle downstream-tools.
Gencellicon Chip Planner is de eerste shift-left tool waarmee ontwerpers in een zeer vroeg stadium diepgaand inzicht kunnen krijgen in de fysieke uitvoerbaarheid van hun ontwerp zonder afhankelijk te zijn van traditionele implementatietools. Ontwerpers kunnen verschillende plattegrondscenario's verkennen op basis van geïdentificeerde statistieken, met de mogelijkheid om wat-als-analyses uit te voeren en het meest efficiënte scenario voor implementatie te selecteren.
Chipplanner is ontworpen om de mogelijkheid te bieden om de RTL te verkennen en verschillende partitioneringsopties voor te stellen op basis van de gekozen criteria. Bij nieuwe RTL-herpartities wordt automatisch de bijbehorende SDC gegenereerd.
Chip Planner biedt vroegtijdig inzicht in de fysieke implementatie van het ontwerp en biedt wat-als-analyses voor ontwerpers om de best mogelijke plattegrondkeuzes te maken door een van de vele automatisch gegenereerde plattegronden te selecteren.
unieke plattegrondverificatie van Chip Planner stelt ontwerpers in staat om plattegronden te valideren aan de hand van de uitgebreide set regels van de ontwerpbeschrijving om te controleren op inconsistenties tussen de RTL, de plattegrond, de plaatsing van de haven en de routering.