Naarmate SoC-ontwerpen steeds complexer worden — als gevolg van de integratie van meer functies en strengere PPA-vereisten — krijgen ontwerpers te maken met talloze kostbare en tijdrovende iteraties om de functionaliteit, prestaties en maakbaarheid te optimaliseren.
Timingsbeperkingen, ontwikkeling en validatie zijn cruciaal voor elke fase van de implementatieflow. Ontwerpers moeten verschillende beperkingsstijlen creëren en beheren om verschillende taken te ondersteunen.
Het ontwerp van klokken wordt ook steeds complexer nu de chipfunctionaliteit toeneemt, wat aanzienlijke inspanningen vergt om te analyseren, redundanties te elimineren en de CTS-engine naar een optimale klokboomstructuur te leiden.
De Gencellicon-suite biedt oplossingen voor belangrijke uitdagingen op het gebied van chipontwikkeling en tijdsluiting door het ontwerpproces te automatiseren en te versnellen. In combinatie met een Shift-Left methodiek maakt dit meer voorspelbare en efficiënte SoC-ontwerpcycli mogelijk, waardoor kosten, planning en ontwerpiteraties worden verlaagd. Het maakt ook RTL-uitschrijving van hoge kwaliteit mogelijk, waardoor het risico op herbewerking van synthese of P&R terug naar RTL tot een minimum wordt beperkt.
