De Taiwan Semiconductor Manufacturing Company (TSMC) was een pionier op het gebied van het pure bedrijfsmodel voor gieterijen. Door ervoor te kiezen geen halfgeleiderproducten onder eigen naam te ontwerpen, te produceren of op de markt te brengen, is de sleutel tot het succes van TSMC altijd geweest om zich te concentreren op het succes van zijn klanten. Halfgeleiders van TSMC bedienen een wereldwijd klantenbestand dat groot en divers is, met een breed scala aan toepassingen die worden gebruikt in verschillende eindmarkten, waaronder smartphones, high performance computing, het Internet of Things (IoT), auto's en digitale consumentenelektronica.
TSMC
De TSMC EDA Alliance vermindert ontwerpbarrières voor de acceptatie door klanten van TSMC-procestechnologieën. Als partner van de EDA Alliance werkt Siemens EDA nauw samen met de ontwerptechnologieteams van TSMC om tegemoet te komen aan de wederzijdse ontwerpbehoeften van klanten door nieuwe EDA-toolfuncties mogelijk te maken die aansluiten bij de routekaart voor geavanceerde procesontwikkeling van TSMC, en door de implementatie van de ontwerpmethodologie van TSMC in referentiestromen. Door deze samenwerking stellen TSMC en Siemens EDA wederzijdse klanten in staat om hun PPA-doelstelling beter te bereiken in een kortere periode.
TSMC EDA Alliance
Dekkingstabel van TSMC
Siemens EDA IC-portfolio | Fysieke verificatie | Dubbel of meerdere patronen | Patroon op elkaar afstemmen | LVS | Parasitaire extractie | BAARS | Stroomintegriteit en EM | Invul¹ | Custom Design | Plaats en route | Circuitsimulatie |
Angstrom-klasse 14 (A14) | ✔ | ✔ | ✔ | ✔ | VEGEN | ✔ | | ✔ | | | ✔ |
Angstrom-klasse 16 (A16) | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | | | ✔ |
2 nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | AFVEGEN | ✔ | | AFVEGEN | ✔ |
3 nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | ✔ |
4 nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | ✔ |
5 nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | | ✔ | ✔ |
7 nm/6 nm | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | ✔ | AFVEGEN | ✔ | ✔ |
16 nm/12 nm | ✔ | ✔ | | ✔ | ✔ | ✔ | | ✔ | ✔ | ✔ | ✔ |
28 nm/22 nm | ✔ | | | ✔ | ✔ | ✔ | | ✔ | ✔ | ✔ | ✔ |
45 nm/40 nm | ✔ | | | ✔ | ✔ | | | ✔ | ✔ | ✔ | ✔ |
65 nm/55 nm | ✔ | | | ✔ | ✔ | | | ✔ | ✔ | ● | ✔ |
90 nm | ✔ | | | ✔ | ✔ | | | | ✔ | ● | ✔ |
0,13 um/0,11 um | ✔ | | | ✔ | ✔ | | | | ✔ | ● | ✔ |
>=0,18 um | ✔ | | | ✔ | ✔ | | | | ✔ | ● | ✔ |
✔: gecertificeerd; WIP: werk in uitvoering (vanaf januari 2026)
[1]: Calibre SmartFill is POR (Plan of Record) lager dan 20 nm en Dummy Fill boven 20 nm.
●: Siemens zou technische dossiers aanleveren voor de procesknooppunten die nog niet gecertificeerd zijn. Neem voor uw vragen contact op met het productteam van Aprisa.
Certificering van de workflow van IC Packaging
Onze voortdurende samenwerking met TSMC heeft met succes geresulteerd in een geautomatiseerde workflowcertificering voor hun Info-integratietechnologie die deel uitmaakt van de 3D-stof platform. Voor wederzijdse klanten maakt deze certificering de ontwikkeling mogelijk van innovatieve en sterk gedifferentieerde eindproducten met behulp van de beste EDA-software in zijn klasse en toonaangevende geavanceerde technologieën voor verpakkingsintegratie.
Onze geautomatiseerde Info_OS- en Info_pop-ontwerpworkflows zijn nu gecertificeerd door TSMC. Deze workflows omvatten Innovator3D IC, HyperLynx DRC, en Calibre NMDRC technologieën.
Geïntegreerde Fanout (InFO)
Zoals gedefinieerd door TSMC, is InFo een innovatief technologieplatform voor systeemintegratie op waferniveau, met RDL (Re-Distribution Layer) en TIV (Through InFO Via) voor interconnectie met hoge dichtheid en prestaties voor verschillende toepassingen, zoals mobiel, krachtig computergebruik, enz. Het InFo-platform biedt verschillende pakketschema's in 2D en 3D die zijn geoptimaliseerd voor specifieke toepassingen.
Info_OS maakt gebruik van Info-technologie en beschikt over een RDL-lijnbreedte/-ruimte met een hogere dichtheid van 2/2µm om meerdere geavanceerde logische chipletten te integreren voor 5G-netwerktoepassingen. Het maakt hybride padpitches mogelijk op SoC met een I/O-pitch van minimaal 40 µm, een C4 Cu-bump pitch van minimaal 130 µm en InFO met een dradenkruisgrootte van > 2 x op substraten van > 65 x 65 mm.
Info_pop, het eerste fan-out-pakket op 3D-waferniveau in de sector, is voorzien van RDL en TIV met hoge dichtheid om mobiele AP te integreren met het stapelen van DRAM-pakketten voor mobiele toepassingen. In vergelijking met FC_pop heeft Info_pop een dunner profiel en betere elektrische en thermische prestaties omdat er geen organisch substraat is en er geen C4-bult is.
Chip-on-wafeltje op substraat (CoWos)
Integreert logica en geheugen in 3D-targeting, AI en HPC. Innovator3D IC creëert, optimaliseert en beheert een 3D-model van de volledige assemblage van het CoWOS-apparaat.
Wafer op wafel (WoW)
Innovator3D IC creëert, optimaliseert en beheert een 3D digital twin-model dat zorgt voor gedetailleerd ontwerp en verificatie.
Systeem-op-geïntegreerde chips (SoIC)
Innovator3D IC optimaliseert en beheert een 3D digital twin-model dat de basis vormt voor het ontwerp en vervolgens voor de verificatie met Calibre-technologieën.