Siemens EDA-evenementen en webinars

Meer informatie over Questa 2026.1: snellere regressieprestaties, nieuwe functies voor de zichtbaarheid van foutopsporing en verbeteringen in de dekking om het hoofd te bieden aan de groeiende complexiteit van de UVM/SystemVerilog-omgeving.

In dit webinar laten we zien hoe u met aanpasbare add-ons Xpedition Standard op aanvraag kunt uitbreiden: analyse van de signaalintegriteit vóór en na de lay-out (powered by HyperLynx), rigid-flex-ontwerp en geavanceerd ECAD-MCAD co-ontwerp.

Ontdek hoe klokpoortstrategieën met op modules gebaseerde rapportage de mogelijkheden voor trapsgewijze optimalisatie diep in de paden van de ventilator en de ventilator naar buiten identificeren en het aantal watt dat per technisch uur wordt bespaard, maximaliseren, waardoor een ontwerp met een laag stroomverbruik mogelijk is.

Ontdek hoe u met de PSS-taal de verificatie-intentie kunt specificeren en Questa One kunt gebruiken om willekeurige tests voor u op te stellen; deze kunnen worden „gerealiseerd” zodat ze op verschillende platforms, tools en verificatiefasen kunnen worden uitgevoerd.

Ontdek de SoftMax-architectuur en microarchitectuur om een evenwicht te vinden tussen prestaties, oppervlakte en middelen voor edge-inferentie. Ontdek flexibele FPGA-ontwerpworkflows om gelijke tred te houden met evoluerende algoritmen.

Ontdek hoe Questa One Sim de simulatie versnelt met ParallelSIM-technologie, ingebouwde PSS, VHDL-beperkingsoplosser, automatische uitsluitingen van codedekking en meer voor RTL, simulaties op poortniveau en dekking.

In dit webinar wordt het UALink-protocol geïntroduceerd, waarbij de nadruk ligt op de architectuur en de belangrijkste functies die schaalbare AI-systemen mogelijk maken; en vervolgens wordt ingegaan op de essentiële mogelijkheden van Siemens Avery UaLink Verification IP.

In dit webinar wordt het UALink-protocol geïntroduceerd, waarbij de nadruk ligt op de architectuur en de belangrijkste functies die schaalbare AI-systemen mogelijk maken; en vervolgens wordt ingegaan op de essentiële mogelijkheden van Siemens Avery UaLink Verification IP.

Ontdek synthese op hoog niveau en de voordelen ervan bij het snel en nauwkeurig produceren van hardwareversnellers. We behandelen het stapsgewijze ontwerp en de verificatie van het Wake Word-algoritme met behulp van HLS.

Geïsoleerde workflows creëren knelpunten die de ontwerpcycli vertragen en de kwaliteit in gevaar brengen. Dit webinar introduceert een nieuwe benadering van synergetische verificatieomgevingen waarbij gebruik wordt gemaakt van het geïntegreerde ecosysteem van Questa™ Developer/IVE.

Ontdek hoe Aprisa AI en het Siemens EDA AI-systeem de productiviteit van RTL-naar-GDS met 10x verhogen, de rekentijdefficiëntie met 3x en PPA met 10%, met ML & RL, generatieve en agentische AI voor versneld leren en EDA-workflowautomatisering.

Dit webinar laat zien hoe Questa One Property Assist aanwijzingen van gebruikers omzet in geoptimaliseerde LLM-prompts, door LLM geleverde oplossingen ophaalt en de best gegenereerde SVA-eigenschappen voor de gebruiker presenteert.

Dit webinar introduceert Questa One Sim CX, een innovatieve simulatieoplossing op basis van dekking die een revolutie teweegbrengt in de UVM-verificatie door de inferentie van dekking en stimulansen te automatiseren, waardoor de generatie wordt vertekend naar onbedekte gebieden.

Ontdek hoe de Questa One DFT Verification-oplossing, gecombineerd met Tessent Silicon Lifecycle Solutions, zorgt voor een evolutie in gebruikerservaring en prestaties om deze nieuwe verificatie-uitdagingen aan te pakken.

Ontdek hoe Questa One Sim FX foutcampagnes optimaliseert met mogelijkheden voor het optimaliseren van foutenlijsten en het rangschikken van tests, en naadloze integratie met bestaande testbench-omgevingen en uitgebreide mogelijkheden voor foutanalyse.

Ontdek hoe Questa Verification IQ Testplan Author wordt geïntegreerd met tools voor applicatielevenscyclusbeheer (Siemens Polarion en Jama) om een gezamenlijke traceerbaarheidsoplossing te bieden die uw verificatieworkflow transformeert

Deze sessie introduceerde een transformatieve oplossing van verbonden platforms met datagestuurde benaderingen en AI-integratie om uitdagingen aan te pakken die te maken hebben met onderlinge afhankelijkheden, personeelsbeperkingen en efficiëntie, en kwaliteitsborging.

In dit webinar zullen we onderzoeken hoe functionele foutclassificatie de dekking van defecten verbetert. Ontdek de voordelen van de integratie van functionele foutclassificatie in DFT-processen, met name het aanpakken van fouten die niet kunnen worden getest met scantests.

Deze sessie had betrekking op Avery Verification IP for Ethernet 1.6T, Infiniband, UALink en UEC; met uitgebreide protocoldekking, schaalbaarheid en geavanceerde foutopsporing om complexe ontwerpen voor connectiviteit van de volgende generatie te verifiëren.

In dit webinar wordt ingegaan op de cruciale rol van hardwarebeveiligingsverificatie en wordt uiteengezet waarom dit essentieel is voor de bescherming van moderne FPGA-ontwerpen, van RTL tot en met de FPGA-bitstream. Uitgelicht: Bitwise van Red Balloon Security

In dit webinar onderzoeken we de kracht van foutopsporingscode en functionele dekking terwijl de RTL-simulatie nog loopt, en hoe interactieve dekkingsanalyse kan leiden tot een aanzienlijk sneller ontwerp en een snellere introductie van de testbank.

Deze sessie laat zien hoe u de hoofdoorzaakanalyse kunt versnellen en de tijd voor foutopsporing kunt verkorten met Questa Verification IQ Regression Navigator, een samenwerkingsoplossing voor gegevensgestuurde verificatie via een browser van de volgende generatie.

In deze sessie wordt ingegaan op de geavanceerde functies van Avery's PCIe Gen 7 Verification IP, waaronder dynamische testbenchcreatie, geavanceerde verkeersgeneratie, foutinjectie en controles op de naleving van protocollen

Dit webinar zal zich richten op het gebruik van SafetyScope gedurende de hele ontwerpcyclus van de veiligheid: architectuurfase, RTL-fase en fase na synthese. Demo's: FIT- en ISO 26262-statistieken, wat als analyse om ASIL B te bereiken, geoptimaliseerde foutenlijsten.

Het debuggen van testbanken kan een uitdaging zijn, dus dit webinar toont mogelijkheden om het proces te vereenvoudigen en te versnellen, zoals eenvoudige lijnstappen, dynamische bewaking van variabelen, debuggen van beperkingen en visualisatie van UVM-topologie

Dit webinar biedt u uitgebreide methoden voor naleving van veiligheid en beveiliging om aan de huidige en nieuwe vereisten voor FPGA-ontwerpen te voldoen met behulp van FPGA-equivalentiecontrole, van RTL naar de Bitstream.

In deze sessie wordt ingegaan op de krachtige Smart Regression-functies binnen de Questa Verification IQ Regression Navigator van Siemens EDA, een collaboratieve, op een browser gebaseerde, AI/ML-gegevensgestuurde verificatieoplossing van de volgende generatie.

Dit webinar zal de beperkingen aantonen van de verificatie van bestaande FPU C++-referentiemodellen in vergelijking met een alternatieve procedure waarbij formele eigenschapscontroles worden uitgevoerd om FPU-ontwerpen effectief te verifiëren, waarbij de nauwkeurigheid en betrouwbaarheid ervan worden gegarandeerd.