Šis ReqTracer | Siemens

Šī lapa tiek parādīta, izmantojot automātisko tulkošanu. Tā vietā skatīt angļu valodā?

ReqTracer novērš plaisu starp dizaina specifikācijām un prasībām, lai uzlabotu gan tradicionālo (virzīto testu), gan uzlaboto verifikācijas produktivitāti un efektivitāti.

Lasīt emuāru Skatīt faktu lapu

Sazinieties ar mūsu pārdošanas komandu: 1-800-547-3000

Galvenās iezīmes

ReqTracer

Nosakot, vai dizaina prasības ir izpildītas, nozīmē, ka varat tām izsekot no specifikācijas līdz RTL aprakstam un beidzot ar verifikācijas rezultātiem — paraugprakse jebkurai uz prasībām balstītai projektēšanas plūsmai. ReqTracer ļauj ērti ieviest un izsekot uz prasībām balstītu projektu izstrādes procesu.

Šī simulācija un verifikācija

Piedāvātās baltās grāmatas

UVM & SystemVerilog

Gaidāmie un pēc pieprasījuma pasākumi

Skatīt visus pieejamos UVM & SystemVerilog videoierakstus vietnē Verifikācijas akadēmija.

Persona, kas valkā virtuālās realitātes austiņas, mijiedarbojas ar elektronisko komponentu hologrāfisko displeju.

SVA ieviešanas un koda piemēri

Ievads SystemVerilog apgalvojumos

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs uzzināsiet, kā ieviest vienlaicīgus apgalvojumus, izmantojot SystemVerilog Apgalvojumus (SVA), un iegūsit dziļāku izpratni par to, kā tie var papildināt jūsu esošās verifikācijas metodoloģijas.

2022. gada Wilson Survey kartes grafika - 320x180

Jaunākās nozares ASIC un FPGA tendences

Vilsona pētījums - 2022. gada funkcionālās verifikācijas pētījums

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Harijs Fosters izceļ galvenos atklājumus no 2022. gada Vilsona pētniecības grupas funkcionālās verifikācijas pētījuma un sniedz savu interpretāciju un analīzi, kas slēpjas par mūsdienu jaunajām ASIC un FPGA projektēšanas un verifikācijas tendencēm.

Dienas laikā izveidojiet UVM testbendu, izmantojot ātru, atkārtojamu pieeju

Ātra testa galda izveide

Dienas laikā izveidojiet UVM testa galdu - atkārtojama pieeja

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs uzzināsiet, kā to ļauj UVM Framework un Questa Verification IP

testbenda izveide dienā, lai komanda varētu koncentrēties uz testu izveidi un pārklājuma slēgšanu.

Vīrietis izmanto planšetdatoru, lai kontrolētu divas robotizētas rokas uz ražotnes grīdas

Uzrakstiet starpniekserveri vadītus testa stendus

Viegla Test rakstīšana ar starpniekserveri darbināmu testbendu

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā mēs izskatīsim veidus, kā izveidot jaudīgus atkārtoti lietojamus testa stendus, slēpjot signālus un nodrošinot testa rakstītājiem starpniekserveri, kas ļauj viņiem nekavējoties sākt rakstīt testus.

UVM kodēšanas vadlīnijas: padomi un triki, kurus jūs, iespējams, nezinājāt

UVM sekvenču rīcības un ko nedrīkst darīt

UVM kodēšanas vadlīnijas - padomi un ieteikumi

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs uzzināsiet, kā izveidot testbench darījumus un komponentu klases, kuras ir viegli atkļūdojamas un atkārtoti izmantojamas. Lai novērstu izplatītas kļūdas, tiek parādīti papildu noteikumi SystemVerilog kodam.

SystemVerilog masīvu pārvietošana nākamajā dimensijā

Uzziniet vektoru un masīvu atšķirības

SystemVerilog masīvu pārvietošana nākamajā dimensijā

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs uzzināsiet, ka SystemVerilog ir daudz dinamisku datu un masīvu veidu. Jums tiks parādīts, kurus izvēlēties rezultātu tabulām, retām atmiņām, jaucējblokiem, testa stendiem un citiem.

Apkopojiet savus bitus: SystemVerilog struktūras un paketes

Aparatūras modelēšanas struktūras

SystemVerilog struktūras un paketes

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā uzziniet, kā jūs varat modelēt aparatūras reģistrus līdz bitu līmenim vai izveidot sarežģītus datu tipus, kas satur dažādu elementu sajaukumu, piemēram, 4 stāvokļu loģiku, 2 stāvokļu veselos skaitļus, reālos skaitļus un uzskaitītos tipus.

Stimulējoša simulācija: UVM darījumi

Darījumu klases paplašināšana

Stimulējoša simulācija: UVM darījumi

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs uzzināsiet, kā izveidot klases UVM darījumiem, kas pazīstami arī kā secības vienumi. Jums tiks parādīts arī tas, kur tie ir izveidoti un izmantoti testa stendā, un ar kādu klasi jums vajadzētu sākt.

Stimulējoša simulācija 2: UVM sekvences

Stimuls ar virtuālām secībām

Stimulējoša simulācija 2: UVM sekvences

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs iemācīsities izveidot klases UVM sekvencēm, kurās ir viens vai vairāki darījumi, kā testa klase sāk secību un kā darījumi plūst uz un no secības uz pārējo testa stendu.

Verilog pamatiVerilog ierobežota izlases pārbaude.

Uzziniet, kā parsēt Verilog izteiksmes

Verilog pamatiVerilog ierobežots nejauši

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs uzzināsiet divas visbiežāk sastopamās problēmas, kad ierobežojumu risinātāja rezultāti neatbilst jūsu nodomam: kā tiek piemēroti Verilog izteiksmes novērtēšanas noteikumi un varbūtības ietekme uz risinājuma vērtību izvēli.

UVM 1800.2 un jaunā un uzlabotā UVM pavārgrāmata.

Galvenie papildinājumi UVM 1800.2

UVM 1800.2 un jaunā un uzlabotā UVM pavārgrāmata

TĪMEKĻA SEMINĀRS PĒC PIEPRASĪJUMA

Šajā tīmekļa seminārā jūs uzzināsiet izmaiņas UVM 1800.2 no UVM 1.2 un 1.1d, lai jūs varētu būt gatavs pieņemt jauno standartu. Mēs apskatīsim galvenos UVM 1800.2 papildinājumus un to, kas ir jaunajā UVM pavārgrāmatā.

Vai esat gatavs šodien runāt ar kādu?

Mēs esam gatavi, lai atbildētu uz jūsu jautājumiem.

Sazinieties ar mūsu pārdošanas komandu 1-800-547-3000

Runājiet ar ekspertu

Uzziniet vairāk

Verifikācijas akadēmija

Verifikācijas akadēmija nodrošina prasmes, kas nepieciešamas, lai nobriestu organizācijas funkcionālās verifikācijas procesa iespējas, nodrošinot metodisku tiltu starp augsta līmeņa vērtību piedāvājumiem un zema līmeņa detaļām.

Skatīt resursus

Verification Horizons emuārs

Ieskats un atjauninājumi par jēdzieniem, vērtībām, standartiem, metodoloģijām un piemēriem, lai palīdzētu saprast, ko uzlabotas funkcionālās verifikācijas tehnoloģijas var darīt un kā tās visefektīvāk piemērot.

Verifikācijas horizonti

Publikācijā Verification Horizons ir sniegti jēdzieni, vērtības, metodikas un piemēri, lai palīdzētu izprast, ko uzlabotas funkcionālās verifikācijas tehnoloģijas var darīt un kā tās visefektīvāk pielietot.

Skatīt jaunāko numuru