all
C++/SystemC Synthesis
Visaptveroša HLS plūsma, izmantojot C ++ vai SystemC kā dizaina ievadi un optimāli mērķtiecīgi uz ASIC, eFPGA vai FPGA ieviešanām, kas pielāgotas frekvencei un mērķa tehnoloģijai.
Augsta līmeņa sintēze un verifikācija
Siemens augsta līmeņa sintēzes (HLS) un verifikācijas (HLV) platforma uzlabo jūsu ASIC un FPGA dizainu un verifikācijas plūsmu salīdzinājumā ar tradicionālo RTL. Izmantojot C ++ vai SystemC Catapult, papildus unikāliem HLV risinājumiem nodrošina vadošo rezultātu kvalitāti attiecībā uz veiktspēju, jaudu un laukumu.
TENDENCES UN TEHNOLOĢIJAS
RTL dizains un verifikācija ir pārāk lēna un dārga
RTL produktivitāte, īpaši jauniem un sarežģītiem pievienoto vērtību blokiem, ir apstājusies. Projektēšanas un verifikācijas izaicinājumi, radot jaunas un jaunas arhitektūras, kas nodrošina silīcija priekšrocības bezvadu, 5G, AI/ML, automobiļu vai video/attēlu apstrādei, nepadara dizaineru komandu dzīvi vieglāku.
Arhitektūras izpēte
Vai jūsu aparatūra būs ierobežota sistēmas veiktspēja? Vai izvēlējāties pareizo pamata atmiņas arhitektūru? Vai arī jūs uzzinājāt tikai sistēmas integrācijas laikā? Augsta līmeņa sintēze paātrina jūsu dizaina kosmosa izpēti.
Optimāla jaudas veiktspēja un platība
Ir grūti nodrošināt optimālu veiktspējas, jaudas un platības līdzsvaru jūsu dizaina vajadzībām. Pārāk maz veiktspējas, pārāk daudz jaudas vai pārāk daudz platības, un jūs varētu palaist garām produkta ciklu. Izmantojiet HLS, lai labāk un ātrāk izstrādātu.
Vai jūs joprojām atkļūdojat RTL?
Kļūdu atklāšana vēlu RTL nozīmē nokavētas iespējas, mazāk konkurētspējīgu silīciju, novērstu kavēšanos un ECO galvassāpes. Catapult HLS dizains un verifikācija nodrošina pareizo pirmo reizi RTL dizainu ar samazinātu servera un rīku izmaksām.
VIRTUĀLAIS HLS SEMINĀRS
Katapult klienti apspriež HLS izmantošanu reālajā pasaulē
Pēdējos vairākos gados HLS ieviešanā mikroshēmu projektēšanai ir vērojams sprādziens, ko izraisīja pieaugošā dizaina un verifikācijas sarežģītība, kā arī laiks tirgus spiedienam. Catapult HLS ļauj dizaineriem ātrāk nogādāt savas mikroshēmas tirgū, saīsinot kopējo dizaina un verifikācijas plūsmu.
Katapult High-Level Synthesis Solutions
Catapult Augsta līmeņa sintēzes risinājumi nodrošina C ++ un SystemC valodas atbalstu, FPGA un ASIC neatkarību, ASIC jaudas novērtēšanu un optimizāciju, kā arī jaunāko fiziski apzinātu vairāku VT jomu un veiktspējas optimizāciju, lai uzlabotu jūsu dizainu.
