Analizējiet dizaina optimālos sadalīšanas scenārijus, pamatojoties uz dizainera mērķi. RTL priekšizpētes analīze, lai savlaicīgi novērstu fiziskas problēmas. Novērtējiet PPA RTL un izveidojiet agrīnu grīdas plānu. Izveidojiet nodrošinājumus visiem pakārtotajiem rīkiem.
Gencellicon Chip Planner ir pirmais pārmaiņas pa kreisi esošais rīks, kas ļauj dizaineriem ļoti agrīnā stadijā gūt dziļu ieskatu sava dizaina fiziskajā ieviešanas iespējamībā, nebūdami atkarīgi no tradicionālajiem ieviešanas rīkiem. Dizaineri var izpētīt dažādus grīdas plāna scenārijus, pamatojoties uz identificētiem metrikiem, ar iespēju veikt analīzi, kas būtu, ja, izvēloties visefektīvāko īstenošanas scenāriju.
Mikroshēmu plānotājs ir izstrādāts, lai nodrošinātu iespēju izpētīt RTL un ieteikt dažādas sadalīšanas iespējas, pamatojoties uz izvēlētajiem kritērijiem. Jaunajiem RTL pārdalījumiem atbilstošais SDC tiks ģenerēts automātiski.
Chip Planner sniedz agrīnu ieskatu dizaina fiziskajā ieviešanā un nodrošina dizaineriem, kas būtu, ja, ja, analīzi, lai izdarītu vislabāko iespējamo grīdas plānu izvēli, izvēloties vienu no daudzajiem automātiski ģenerētajiem stāvu plāniem.
Chip Planner unikālā stāva plāna verifikācija ļauj dizaineriem apstiprināt grīdas plānus, ņemot vērā faktiskā dizaina apraksta izsmeļošo noteikumu kopumu, lai pārbaudītu neatbilstības starp RTL, grīdas plānu, ostas izvietojumu un maršrutēšanu.