Katapulta augsta līmeņa sintēze un verifikācija

Catapult piedāvā plašāko aparatūras dizaina risinājumu portfeli C ++ un sistēmai balstītai augsta līmeņa sintēzei (HLS). Catapult fiziski apzinātais vairāku VT režīmu ar mazjaudas novērtēšanu un optimizāciju, kā arī virkne vadošo verifikācijas risinājumu padara Catapult HLS vairāk nekā tikai “C līdz RTL”.

HLS & HLV gaidāmie notikumi HLS un HLV resursu bibliotēka

Katapulta High-Level Synthesis Solutions

Catapult Augsta līmeņa sintēzes risinājumi nodrošina C ++ un SystemC valodas atbalstu, FPGA un ASIC neatkarību, ASIC jaudas novērtēšanu un optimizāciju, kā arī jaunāko fiziski apzinātu vairāku VT jomu un veiktspējas optimizāciju, lai uzlabotu jūsu dizainu.

C++/SystemC Synthesis

Visaptveroša HLS plūsma, izmantojot C ++ vai SystemC kā dizaina ievadi un optimāli mērķtiecīgi uz ASIC, eFPGA vai FPGA ieviešanām, kas pielāgotas frekvencei un mērķa tehnoloģijai.

Mazjaudas risinājumi

Runājot par agrīnu projektēšanas kosmosa izpēti, jaudas novērtēšanu un mazjaudas ASIC RTL optimizāciju, Catapult ģenerē ļoti efektīvu RTL, kas ir optimizēts ar mūsu PowerPro tehnoloģija zem pārsega.

Katapultas vektorgrafika ar marķētām daļām, piemēram, “Arm”, “Counterweight” un “Trigger”.

AI risinājumi

Catapult AI uzlabo HLS paātrinātai dizaina izpētei, kvantizācijas analīzei un veiktspējas, jaudas un apgabala prognozēšanai.

Katapulta High-Level Verification Solutions

Paātriniet augsta līmeņa verifikācijas (HLV) plūsmu, izmantojot zināmas un uzticamas metodes, izmantojot Catapult HLV platformu. Samaziniet kopējo SoC verifikācijas izpildes laiku un izmaksas līdz pat 80%, izmantojot augsta līmeņa dizaina pārbaudi, koda/funkcionālo pārklājumu un statiskās un formālās metodes.

Catapult Coverage

HLS-apzināts koda pārklājums, tostarp atbalsts paziņojuma, filiāles, stāvokļa, izteiksmes (FEC) un masīva piekļuves pārklājumam, kā arī SystemVerilog iedvesmots funkcionālais pārklājums ar atbalstu seguma grupām, seguma punktiem, tvertnēm un krustojumiem.

Catapult Formal Verification Tools

HLS procesa sākumā

formāli atrodiet kļūdas, neskaidrības un problēmu dizaina problēmas vai lietotāju ierobežojumu kļūdas. Pat ar laika un saskarņu atšķirībām Catapult Formal nodrošina pārbaudi un pārklājuma slēgšanas plūsmu.

SLEC System

Pārbaudiet RTL pareizību pret saviem augsta līmeņa modeļiem, izmantojot SLEC. Ļaujot pierādīt, ka specifikācija un ieviešana ir identiskas, neskatoties uz valodas, laika vai abstrakcijas atšķirībām.