Optimizēt
Kopīga optimizācija jaudai, veiktspējai, platībai, izmaksām un uzticamībai silīcijā, iepakojumā, interpozatorā un PCB

Integrēts IC iepakojuma risinājums, kas aptver visu, sākot no plānošanas un prototipēšanas līdz parakstīšanai dažādām integrācijas tehnoloģijām, piemēram, FCBGA, FOWLP, 2.5/3DIC un citām. Mūsu 3D IC iepakojuma risinājumi palīdz pārvarēt monolītās mērogošanas ierobežojumus.
Pusvadītāju nozare pēdējo 40 gadu laikā ir guvusi lielus panākumus ASIC tehnoloģijā, nodrošinot labāku veiktspēju. Bet, kad Mūra likums tuvojas robežām, ierīču mērogošana kļūst grūtāka. Ierīču saraušanās tagad prasa ilgāku laiku, maksā vairāk un rada problēmas tehnoloģijās, projektēšanā, analīzē un ražošanā. Tādējādi ievada 3D IC.
3D IC ir jauna dizaina paradigma, ko virza IC tehnoloģiju mērogošanas samazināšanās atdeve, AKA Mūra likums.
Alternatīvas ietver sistēmas uz mikroshēmu (SOC) sadalīšanu mazākās apakšfunkcijās vai komponentos, kas pazīstami kā “čipleti” vai “cietais IP”, un vairāku presņu izmantošanu, lai pārvarētu ierobežojumus, ko nosaka tīkla lielums.
Panākts, tuvinot atmiņas komponentus apstrādes vienībām, samazinot attālumu un latentumu piekļuves datiem. Komponentus var sakraut arī vertikāli, nodrošinot īsākus fiziskos attālumus starp tām.
Neviendabīgai integrācijai ir vairākas priekšrocības, tostarp spēja sajaukt dažādus procesu un tehnoloģiju mezglus, kā arī spēja izmantot 2.5D/3D montāžas platformas.
Mūsu 3D IC dizaina risinājumi atbalsta arhitektūras plānošanu/analīzi, fiziskā dizaina plānošanu/pārbaudi, elektrisko un uzticamības analīzi, kā arī testu/diagnostikas atbalstu, nododot ražošanu.

Pilna sistēma neviendabīgai sistēmu plānošanai, kas piedāvā elastīgu loģikas autorēšanu nevainojamai savienojamībai no plānošanas līdz galīgajai sistēmai LVS. Grīdas plānošanas funkcionalitāte atbalsta sarežģītu neviendabīgu dizainu mērogošanu.

Izvietojuma optimizācijas laikā panākt ātrāku projektēšanas cikla laiku un ceļu līdz līmenim, izmantojot dizaina maršrutējamību un PPA aizvēršanu. Hierarhijas optimizācija nodrošina augstākā līmeņa laika slēgšanu. Optimizētās dizaina specifikācijas nodrošina labāku PPA, kas sertificēts TSMC uzlabotajiem mezgliem.

Viena platforma atbalsta uzlabotu SIP, mikroshēmu, silīcija interpozatoru, organisko un stikla substrātu dizainu, samazinot projektēšanas laiku, izmantojot uzlabotu IP atkārtotas izmantošanas metodoloģiju. Projektētā atbilstības pārbaude SI/PI un procesa noteikumiem novērš analīzes un parakstīšanas atkārtojumus.

Šis risinājums pārbauda pakotnes montāžas tīkla sarakstu pret “zelta” atsauces tīkla sarakstu, lai nodrošinātu funkcionālo pareizību. Tas izmanto automatizētu darbplūsmu ar formālu pārbaudi, dažu minūšu laikā pārbaudot visus pusvadītāju ierīču starpsavienojumus, nodrošinot augstu precizitāti un efektivitāti.

Vadīt fizisko izkārtojumu, izmantojot projektēto analīzi un elektrisko nolūku. Apvienojiet silīcija/organisko ekstrakciju SI/PI simulācijai ar tehnoloģiski precīziem modeļiem. Uzlabojiet produktivitāti un elektrisko kvalitāti, mērogojot no prognozējošās analīzes līdz galīgajai parakstīšanai.

Termiskais risinājums, kas aptver tranzistora līdz sistēmas līmenim un mērogus no agrīnas plānošanas līdz sistēmas parakstīšanai, detalizētai termiņa analīzei ar precīziem iepakojuma un robežnosacījumiem. Samaziniet izmaksas, samazinot nepieciešamību pēc testa mikroshēmām un palīdz identificēt sistēmas uzticamības problēmas.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
ECAD specifiska bibliotēkas un dizaina datu pārvaldība. Nodrošina WIP datu drošību un izsekojamību ar komponentu izvēli, bibliotēku izplatīšanu un modeļu atkārtotu izmantošanu. Vienmērīga PLM integrācija produktu dzīves cikla pārvaldībai, ražošanas koordinācijai, jaunu detaļu pieprasījumiem un aktīvu pārvaldībai.

Rīkojieties ar vairākiem spiestiem/mikroshēmām, veicot testēšanas līmeņa un kaudzes līmeņa testēšanu, atbalstot IEEE standartus, piemēram, 1838, 1687 un 1149.1. Tas nodrošina pilnīgu piekļuvi iepakojumā esošajai matricas, vafeļu testa validācijai un paplašina 2D DFT līdz 2.5D/3D, izmantojot Tessent straumēšanas skenēšanas tīklu nevainojamai integrācijai.

Novērst laiku, kas pavadīts pielāgotu kopņu funkcionālo modeļu (BFM) vai verifikācijas komponentu izstrādei un uzturēšanai. Avery Verification IP (VIP) ļauj sistēmas un sistēmas mikroshēmas (SoC) komandām panākt dramatiskus verifikācijas produktivitātes uzlabojumus.

Solido inteliģentā pielāgotā IC platforma, ko darbina patentēta AI iespējota tehnoloģija, piedāvā vismodernākos ķēdes verifikācijas risinājumus, kas izstrādāti, lai risinātu 3D IC problēmas, izpildītu stingras signāla, jaudas un siltuma integritātes prasības un paātrinātu attīstību.

Nodrošiniet savstarpējo savienojumu uzticamību un ESD noturību, izmantojot visaptverošus punkt-punkta (P2P) pretestības un strāvas blīvuma (CD) mērījumus visā matricē, interpozatorā un iepakojumā. Ņemiet vērā procesa mezglu un ESD metodoloģijas atšķirības, nodrošinot stabilu savienojumu starp aizsardzības ierīcēm.
Mikroshēma ir veidota ar izpratni, ka tā tiks savienota ar citiem mikroshēmām iepakojumā. Tuvums un īsāks starpsavienojuma attālums nozīmē mazāku enerģijas patēriņu, taču tas nozīmē arī koordinēt lielāku mainīgo lielumu skaitu, piemēram, energoefektivitāti, joslas platumu, laukumu, latentumu un piķi.
Kopīga optimizācija jaudai, veiktspējai, platībai, izmaksām un uzticamībai silīcijā, iepakojumā, interpozatorā un PCB
Nodrošiniet projektēšanas inženieriem pieejamas tehnoloģijas, kas samazina atkarību no ekspertiem
Mērogojamība, lai pārvaldītu un pārsūtītu neviendabīgus datus uzņēmuma mēroga komandās un saglabātu digitālo nepārtrauktību
Novērst atkārtojumus, agrīni ieskatoties pakārtotajā veiktspējā un procesa efektos, veicot nepārtrauktu pārbaudi
Sazinieties ar jautājumiem vai komentāriem. Mēs esam šeit, lai palīdzētu!