Questa Equivalent RTL

Šiame internetiniame seminare, jūs sužinosite, kodėl formalus patikrinimas yra pagrindinis komponentas sėkmingai į Next Normal eros, kur pirmasis perdavimas silicio sėkmė yra labai svarbus ir užtikrinti kokybę visoje jums patikrinimo ciklą yra būtina.

Šiame internetiniame seminare aptarsime šiuos metodus: Pagrindinė abstrakcija, apribojimų nustatymas ir optimizavimas, duomenų nepriklausomumas ir nedeterminizmas. Šie metodai yra lengvai pritaikomi, todėl padidėja formalios analizės atlikimas.

Šiame internetiniame seminare parodysime, kaip turėdami šiek tiek žinių apie dizainą ir apgalvoję, galite panaudoti šiuos du principus (DI ir ND), kad sumažintumėte oficialią analizę iki kelių minučių, palyginti su valandomis.

Šiame internetiniame seminare mes parodysime, kaip naudoti IEEE standartinį nuosavybės tikrinimo kodą (SVA) ir off-the-shelf formalius įrankius greitai ir išsamiai patikrinti duomenų transportą per DUT atitinka specifikaciją.

Šiame internetiniame seminare sužinosite DUT konstrukcijų tipus, kurie dažniausiai sukelia formalios analizės problemų, ir kaip taikyti laiko patikrintus metodus saugiai juos abstrahuoti, kad formalus patikrinimas galėtų greitai pasiekti uždarymą.

Šiame internetiniame seminare parodysime, kaip parašyti optimalius apribojimus formaliai analizei; ir kaip sąmoningai apriboti analizę, kad sužinotumėte daugiau apie apribojimų efektyvumą.

Šiame internetiniame seminare sužinosite, kaip FPGA įgyvendinimo patikrinimas gali pagreitinti projektavimo srautą, sumažinti testavimą laboratorijoje, įgalinti agresyvų optimizavimo naudojimą ir dramatiškai sumažinti riziką po gamybos.

Apsaugoti savo aparatinę įrangą yra tokia pat svarbi, kaip ir apsaugoti savo programinę įrangą nuo kibernetinių atakų. Ši sesija parodys ankstyvą saugumo patikrinimą nedideliame intelektinės nuosavybės (IP) modulyje, skirtame IC integracijai.

Šiame internetiniame seminare įgysite supratimą apie automatines oficialias programas, kurios gali būti naudojamos sprendžiant dabartinius projektavimo ir tikrinimo iššūkius, kurie dažniausiai pastebimi kuriant ASIC ir FPGA dizainus.

Šiame internetiniame seminare parodysime, kaip naudoti automatizuotą, formaliai pagrįstą srautą, užtikrinantį visišką jūsų registrų valstybės erdvės aprėptį, išsamiai patikrinti elgesį ir bet kokį neteisėtą elgesį, visiškai nesimokant formalaus.

Šiame internetiniame seminare išsamiai aptarsime formalią metodiką, daugiausia dėmesio skiriant formalių ABC: (A) abstrakcijai, (B) klaidų medžioklei ir statybiniams įrodymams bei (C) aprėpčiai turto tikrinimo kontekste.

Šiame internetiniame seminare pamatysite patogią oficialią programėlių progresą į pirmuosius oficialaus turto tikrinimo žingsnius; praktinę išsamaus modulio lygio oficialaus patikrinimo idėją iki nuosavybės grindžiamos plėtros pažado.

Šiame internetiniame seminare pasidalinsime išsamia statine ir formalia metodika, naudojančia “Questa X-Check” automatinę programą, leidžiančią dizaino komandoms sukelti “X” problemas ankstyvoje RTL projektavimo proceso pradžioje.

Šiame internetiniame seminare sužinosite, kaip panaudoti formalią analizę, kad surastumėte ir ištaisytumėte kuo daugiau funkcinių klaidų, galiausiai pagerindami galutinio produkto kokybę ir sumažindami pakartotinių sukimų riziką.

Šiame internetiniame seminare sužinosite, kodėl taikant formalų ankstyvą vystymosi etapą sutrumpinamas bendras tikrinimo ciklas, surandant ir nustatant daugumą klaidų kūrimo metu, o ne vėlai tikrinimo žaidime.