Req트레이서

이 웨비나에서는 SystemVerilog 어설션 (SVA) 을 사용하여 동시 어설션을 구현하는 방법을 배우고 기존 검증 방법론을 보완하는 방법을 더 깊이 이해할 수 있어요.

해리 포스터가 2022년 윌슨 리서치 그룹 기능 검증 연구의 주요 결과를 강조하고, 오늘날 떠오르는 ASIC 및 FPGA 설계 및 검증 트렌드에 대한 해석과 분석을 제공해요.

이 웨비나에서는 UVM 프레임워크와 Questa Verification IP가 어떻게 가능한지 배우실 거예요.

팀이 테스트를 만들고 커버리지를 마감하는 데 집중할 수 있도록 하루 만에 테스트벤치를 만들어요.

이 웨비나에서는 신호를 숨기고 테스트 작성자에게 테스트 작성을 즉시 시작할 수 있는 프록시를 제공하여 재사용 가능한 강력한 테스트벤치를 만드는 방법을 살펴볼게요.

이 웨비나에서는 쉽게 디버깅하고 재사용할 수 있는 테스트벤치 트랜잭션과 컴포넌트 클래스를 만드는 방법을 배우게 돼요.일반적인 버그를 방지하기 위한 SystemVerilog 코드에 대한 추가 규칙이 표시돼요.

이 웨비나에서는 SystemVerilog에 다양한 동적 데이터 및 배열 유형이 있다는 것을 알게 될 거예요.스코어보드, 스파스 메모리, 해시 어레이, 테스트벤치 등에서 어떤 것을 선택해야 하는지 보여줘요.

이 웨비나에서는 하드웨어 레지스터를 비트 수준까지 모델링하거나 4-상태 로직, 2-상태 정수, 실수, 열거형 등 다양한 요소가 혼합된 복잡한 데이터형을 만드는 방법을 배워요.

이 웨비나에서는 시퀀스 항목이라고도 하는 UVM 트랜잭션을 위한 클래스를 만드는 방법을 배우게 돼요.테스트벤치에서 어디서 이것들이 만들어지고 사용되는지, 어떤 클래스부터 시작해야 하는지도 보여요.

이 웨비나에서는 하나 이상의 트랜잭션을 포함하는 UVM 시퀀스용 클래스를 만드는 방법, 테스트 클래스가 시퀀스를 시작하는 방법, 시퀀스로 들어오고 시퀀스에서 나머지 테스트벤치로 트랜잭션이 흐르는 방식을 배울 거예요.

이 웨비나에서는 제약조건 솔버 결과가 의도와 일치하지 않을 때 가장 흔히 발생하는 두 가지 문제, 즉 Verilog 표현식 평가 규칙이 적용되는 방식과 확률이 솔루션 값 선택에 미치는 영향을 배우게 돼요.

이 웨비나에서는 UVM 1.2와 1.1d에서 UVM 1800.2의 변경 사항을 배우게 되어 새로운 표준을 수용할 준비를 할 수 있어요.UVM 1800.2의 주요 추가 사항과 새 UVM 쿡북에 포함된 내용을 다루겠어요.