이건 RTL에 해당돼요

이 웨비나에서는 1차 통과 실리콘 성공이 중요하고 검증 주기 전반에 걸쳐 품질을 보장하는 것이 필수적인 Next Normal 시대에 공식 검증이 성공의 핵심 요소인 이유를 알게 될 거예요.

이 웨비나에서는 기본 추상화, 제약 조건 설정 및 최적화, 데이터 독립성 및 비결정론과 같은 기술에 대해 논의할 거예요.이 방법들은 적용하기 쉬워 형식적 분석 성능을 높여줘요.

이 웨비나에서는 약간의 설계 지식과 사전 고려를 통해 이 두 가지 원칙 (DI와 ND) 을 활용하여 형식적 분석을 몇 시간이 아닌 몇 분으로 단축할 수 있는 방법을 보여드릴게요.

이 웨비나에서는 IEEE 표준 속성 검사 코드 (SVA) 와 상용 공식 도구를 사용하여 DUT를 통한 데이터 전송이 사양과 일치하는지 빠르고 철저하게 검증하는 방법을 보여드릴게요.

이 웨비나에서는 일반적으로 형식 분석 문제를 일으키는 DUT 구조의 유형과 오랜 시간 검증된 기술을 적용하여 안전하게 추상화하여 공식 검증이 빠르게 마무리되도록 하는 방법을 배울 거예요.

이 웨비나에서는 형식 분석을 위한 최적 제약 조건을 작성하는 방법과 제약 조건의 효과에 대해 자세히 알아보기 위해 분석을 의도적으로 과소 제한하거나 과도하게 제한하는 방법을 보여드릴게요.

이 웨비나에서는 FPGA 구현 검증이 어떻게 설계 흐름을 가속화하고, 실험실에서의 테스트를 줄이고, 적극적인 최적화 사용을 가능하게 하고, 포스트 프로덕션 위험을 크게 줄일 수 있는지 알아봐요.

하드웨어를 보호하는 것도 사이버 공격으로부터 소프트웨어를 보호하는 것만큼 중요해요.이 세션에서는 IC 통합을 위한 소규모 지적 재산권 (IP) 모듈에 대한 조기 보안 검증을 시연할 거예요.

이 웨비나에서는 ASIC 및 FPGA 설계를 개발할 때 흔히 볼 수 있는 현재의 설계 및 검증 문제를 해결하는 데 사용할 수 있는 공식 자동 애플리케이션에 대해 이해할 수 있을 거예요.

이 웨비나에서는 자동화된 형식 기반 플로우를 사용하여 레지스터 상태 공간을 완벽하게 다루고, 형식적인 것을 전혀 배울 필요 없이 행동과 불법 행위를 철저하게 검증하는 방법을 보여드릴게요.

이 웨비나에서는 (A) 추상화, (B) 버그 헌팅과 건물 증명, (C) 속성 검사 맥락에서의 적용 범위 등 형식의 ABC에 초점을 맞춰 형식적 방법론을 자세히 다룰 거예요.

이 웨비나에서는 사용자 친화적인 공식 앱이 공식 속성 검사의 첫 단계로 나아가는 모습을 볼 수 있어요. 속성 기반 개발을 약속하는 철저한 모듈 수준의 공식 검증이라는 실용적인 아이디어예요.

이 웨비나에서는 설계팀이 RTL 설계 프로세스 초기에 'X' 문제의 원인을 찾을 수 있게 해주는 Questa X-Check 자동화 애플리케이션을 사용한 포괄적인 정적 및 형식 기반 방법론을 공유해요.

이 웨비나에서는 형식 분석을 활용하여 가능한 많은 기능적 버그를 찾아 수정하여 궁극적으로 최종 제품의 품질을 개선하고 재스핀의 위험을 낮추는 방법을 배우게 될 거예요.

이 웨비나에서는 개발 초기에 정식을 적용하면 검증 단계에서 늦지 않고 개발 중에 버그를 대부분 찾아 수정함으로써 전체 검증 주기가 단축되는 이유를 배울 수 있어요.