IC 검증 및 DFM 최적화를 위한 EDA 플랫폼

설계 규칙 검사 횟수가 증가했을 뿐만 아니라 검사 유형과 작업도 급격히 증가하여 정확성과 정밀도를 유지하면서 더 많은 계산 속도를 높여야 한다는 필요성이 대두되고 있어요.

조밀하고 계층적인 레이아웃, 증가하는 회로 복잡성, 복잡한 파운드리 규칙 때문에 회로 예측 가능성을 보장하기 위해 LVS와 기생충을 실행하고 디버깅하려면 시간과 리소스가 많이 소모될 수 있어요.

설계 복잡성이 증가하고 IP에서 전체 칩에 이르기까지 모든 수준의 칩 설계에서 신뢰성에 대한 관심이 높아지면 IC 신뢰성 문제의 정확하고 완전한 검증이 필수적이긴 하지만 어려운 일이에요.

DFM 최적화는 설계자가 전력, 성능, 면적과 제조 가능성의 균형을 맞추는 데 도움이 되지만, 여러 최적화 전략을 일관되게 적용하는 것은 어렵고 힘든 작업인 경우가 많아요.

디자이너들은 설계 흐름 전반에 걸쳐 여러 설계 및 검증 도구를 관리하고 탐색해야 해요.수동 호출, 사용자 지정 인터페이스 코드, 일관성 없는 프레젠테이션은 생산성과 통일성을 떨어뜨려요.