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C++/시스템MC 합성
C++ 또는 SystemC를 설계 입력으로 사용하고 주파수 및 대상 기술에 맞게 조정된 ASIC, eFPGA 또는 FPGA 구현을 최적으로 타겟팅하는 포괄적인 HLS 플로우예요.
높은 수준의 합성 및 검증
지멘스의 고수준 합성 (HLS) 및 검증 (HLV) 플랫폼은 기존 RTL에 비해 ASIC 및 FPGA 설계 및 검증 흐름을 개선해요.C++나 SystemC Catapult를 사용하면 독특한 HLV 솔루션 외에도 성능, 전력, 면적에 대해 최고 품질의 결과를 제공해요.
트렌드와 기술
RTL 설계 & 검증은 너무 느리고 비싸요
특히 새롭고 복잡한 부가가치 블록의 RTL 생산성이 정체됐어요.무선, 5G, AI/ML, 자동차 또는 비디오/이미지 처리용 실리콘의 장점을 제공하는 새롭고 참신한 아키텍처를 만드는 데 따르는 설계 및 검증 과제는 설계팀의 삶을 편하게 해주지 않아요.
건축물 탐험
당신의 하드웨어는 시스템 성능에 제한을 받을 거예요?올바른 기본 메모리 아키텍처를 선택하셨어요?아니면 시스템 통합 중에만 알게 되셨어요?고수준 합성은 디자인 공간 탐색을 가속화해요.
최적의 전력 성능 및 면적
설계 요구에 맞게 성능, 전력, 면적의 균형을 최적으로 맞추는 것은 어려워요.성능이 너무 낮거나, 전력이 너무 많거나, 면적이 너무 많으면 제품 주기를 놓칠 수도 있어요.HLS를 활용하여 더 빠르고 더 잘 설계하세요.
아직도 RTL 디버깅 중이세요?
RTL에서 버그를 늦게 발견하면 기회를 놓치고, 실리콘 경쟁력이 떨어지고, 테이프 아웃이 지연되고, ECO 골칫거리가 돼요.Catapult HLS 설계 및 검증은 서버와 도구 비용을 줄여 처음부터 올바른 RTL 설계를 제공해요.
가상 HLS 세미나
캐터펄트 고객들이 실제 HLS 사용에 대해 이야기해요
지난 몇 년 동안 설계 및 검증의 복잡성 증가와 시장 출시 시간 압박 때문에 칩 설계에 HLS 채택이 폭발적으로 증가했어요.Catapult HLS를 사용하면 전체 설계 및 검증 흐름을 단축하여 설계자들이 칩을 더 빨리 시장에 출시할 수 있어요.
캐터펄트 하이레벨 신세시스 솔루션
Catapult 고수준 합성 솔루션은 C++ 및 SystemC 언어 지원, FPGA 및 ASIC 독립성, ASIC 전력 추정 및 최적화에 더해 최신 물리 인식 다중 VT 영역 및 성능 최적화를 제공하여 설계를 향상시켜요.
캐터펄트 High-Level Verification 솔루션
Catapult HLV 플랫폼을 사용하여 알려지고 신뢰할 수 있는 방법으로 고수준 검증 (HLV) 흐름을 가속화하세요.높은 수준의 설계 검사, 코드/기능 적용 범위, 정적+형식적 방법을 활용하여 전체 SoC 검증 소요 시간과 비용을 최대 80% 까지 줄여요.
