Calibre 3DStack

팬아웃 웨이퍼 레벨 패키징 (FOWLP) 과 같은 패키징 기술의 경우 패키지 설계 및 검증 프로세스가 어려울 수 있습니다.FOWLP 제조는 “웨이퍼 레벨”에서 이루어지기 때문에 SoC 제조 흐름과 마찬가지로 마스크 생성을 통합합니다.설계자가 파운드리 또는 OSAT 회사의 FOWLP 제조 가능성을 보장할 수 있도록 견고한 패키지 설계 및 검증 흐름을 마련해야 합니다. Xpedition® 엔터프라이즈 인쇄 회로 기판 (PCB) 플랫폼은 패키지 설계 환경과 FOWLP를 위한 SoC 물리적 검증 도구를 모두 활용하는 공동 설계 및 검증 플랫폼을 제공합니다. Calibre 3DStack 기능은 Calibre 다이 레벨 사인오프 검증을 확장하여 현재의 도구 흐름을 방해하거나 새로운 데이터 형식을 요구하지 않고도 모든 프로세스 노드에서 웨이퍼 레벨 패키징을 포함한 전체 멀티 다이 시스템의 DRC 및 LVS 검사를 제공합니다.

팬아웃 웨이퍼 레벨 패키징 (FOWLP) 설계를 정확하게 검증하려면 패키지 설계 환경을 SoC (시스템온칩) 검증 도구와 통합하여 패키지 제조 가능성과 성능을 보장해야

합니다. 웨이퍼 레벨 패키징 (WLP) 은 시스템온칩 (SoC) 집적회로 (IC) 설계에 비해 더 높은 폼 팩터와 향상된 성능을 제공합니다.다양한 웨이퍼 레벨 패키지 설계 스타일이 있지만 팬아웃 웨이퍼 레벨 패키징 (FOWLP) 은 널리 사용되는 실리콘 검증 기술입니다.그러나 FOWLP 설계자가 적절한 수율과 성능을 보장하려면 전자 설계 자동화 (EDA) 회사, 아웃소싱 반도체 조립 및 테스트 (OSAT) 및 파운드리가 협력하여 일관되고 통합된 자동 설계 및 물리적 검증 흐름을 구축해야 합니다.패키지 설계 환경을 SoC 물리적 검증 도구와 통합하면 필요한 공동 설계 및 검증 플랫폼을 구축할 수 있습니다.의 향상된 인쇄 회로 기판 (PCB) 설계 기능을 통해 Xpedition 엔터프라이즈 플랫폼 및 Calibre 플랫폼의 확장된 GDSII 기반 검증 기능이 결합되었습니다. Calibre 3DStack 또한 설계자는 이제 캘리버 다이 레벨 사인오프 DRC 및 LVS 검증을 FOWLP를 비롯한 다양한 2.5D 및 3D 적층 다이 어셈블리에 적용하여 제조 가능성과 성능을 보장할 수 있습니다.