디지털 IC 설계를 위한 배치 및 경로 설정 소프트웨어

경쟁력 있는 런타임에서 우수한 품질의 결과를 얻으려면 어떻게 해야 할까요?고급 프로세스 노드에서의 설계 구현 문제에는 새로운 배치 및 경로 패러다임이 필요합니다.

트렌드 및 기술

디지털 구현의 당면 과제

설계 복잡성, 성능/전력/면적 목표 및 시장 출시 시간을 관리하는 것은 현대 SoC 설계의 중요한 과제입니다.설계 규칙의 복잡성과 미팅 타이밍으로 인해 설계 완료가 그 어느 때보다 어려워지고, 장소 및 라우팅의 패러다임 전환이 필요합니다.

다중 패터닝 기술, EUV 리소그래피 및 혼합 높이 셀을 광범위하게 사용하면 배치와 라우팅이 복잡해집니다.DRC 폐쇄를 효과적으로 달성하려면 배치 및 경로 기술의 근본적인 변화가 필요합니다.

시장에서는 전력 사용량이 가장 적고 성능이 가장 뛰어난 IC를 원합니다.획기적인 최적화 기술은 타이밍 및 영역 목표를 달성하고 개발 비용을 제어하면서 전력을 최소화할 수 있습니다.

와이어/비아 저항이 증가함에 따라 정확한 경로 후 타이밍 추정이 그 어느 때보다 어려워졌습니다.흐름 초기에 세부 경로 가시성을 확보하여 반복을 피하고 PPA를 개선하며 마감 시간을 단축할 수 있습니다.

전력에 민감한 애플리케이션의 총 전력 소비량 감소

빠른 설계 폐쇄를 실현하고 고급 노드 하이 와이어/비아 저항률 문제를 해결합니다.

4nm 인증을 통해 주요 파운드리의 인증을 받았으며 3nm 인증에서는 고속 램핑 인증을 받았습니다.