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최적화
실리콘, 패키지, 인터포저 및 PCB 전반의 전력, 성능, 면적, 비용 및 신뢰성을 위한 공동 최적화
고급 3D IC 설계 흐름
3D IC 설계 및 패키징 솔루션
FCBGA, FOWLP, 2.5/3DIC 등과 같은 다양한 통합 기술의 계획 및 프로토타이핑부터 사인오프까지 모든 것을 포괄하는 통합 IC 패키징 솔루션입니다.당사의 3D IC 패키징 솔루션을 사용하면 모놀리식 스케일링의 한계를 극복할 수 있습니다.
3D IC 설계란 무엇일까요?
반도체 산업은 지난 40년 동안 ASIC 기술에서 큰 발전을 이루어 성능을 개선했습니다.하지만 무어의 법칙이 한계에 가까워지면서 디바이스 스케일링이 점점 더 어려워지고 있습니다.이제 디바이스를 축소하면 시간이 더 오래 걸리고 비용이 더 많이 들며 기술, 설계, 분석 및 제조 측면에서 문제가 발생합니다.따라서 3D IC가 등장합니다.
2.5/3D IC를 구동하는 것은 무엇입니까?
3D IC는 IC 기술 스케일링의 수익 감소, 일명 무어의 법칙에 의해 주도되는 새로운 설계 패러다임입니다.
모놀리식 솔루션을 대체하는 비용 효율적인 솔루션
대안으로는 SOC (System-on-Chip) 를 “칩렛” 또는 “하드 IP”라고 하는 더 작은 하위 기능 또는 구성 요소로 나누고 레티클 크기로 인한 제한을 극복하기 위해 여러 개의 다이를 사용하는 방법이 있습니다.
더 높은 대역폭/낮은 전력
메모리 구성 요소를 처리 장치에 더 가깝게 가져와 데이터 액세스 거리와 대기 시간을 줄임으로써 가능합니다.구성 요소를 수직으로 쌓을 수도 있어 구성 요소 간의 물리적 거리를 줄일 수 있습니다.
이기종 통합
이기종 통합에는 다양한 프로세스 및 기술 노드를 혼합할 수 있는 기능과 2.5D/3D 어셈블리 플랫폼을 활용할 수 있는 기능 등 여러 가지 이점이 있습니다.
3D IC 설계 솔루션
당사의 3D IC 설계 솔루션은 건축 계획/분석, 물리적 설계 계획/검증, 전기 및 신뢰성 분석, 제조 핸드오프를 통한 테스트/진단 지원을 지원합니다.
이기종 2.5/3D 통합
이기종 시스템 계획을 위한 전체 시스템으로, 계획에서 최종 시스템 LVS까지 원활한 연결을 위한 유연한 로직 작성 기능을 제공합니다.평면도 기능은 복잡한 이기종 설계의 확장을 지원합니다.
3D SoIC 구현
배치 최적화 시 설계 라우팅과 PPA 폐쇄를 통해 설계 주기 시간과 테이프 아웃 경로를 단축할 수 있습니다.계층 내 최적화는 최상위 수준의 타이밍 클로저를 보장합니다.최적화된 설계 사양은 TSMC 고급 노드 인증을 받은 더 나은 PPA를 제공합니다.
서브스트레이트 구현
단일 플랫폼은 고급 SIP, 칩렛, 실리콘 인터포저, 유기 및 유리 기판 설계를 지원하여 고급 IP 재사용 방법론으로 설계 시간을 단축합니다.SI/PI 및 프로세스 규칙에 대한 설계 내 규정 준수 검사를 통해 분석 및 승인 반복이 필요하지 않습니다.
기능적 검증
이 솔루션은 패키지 어셈블리 넷리스트를 “골든” 참조 넷리스트와 비교하여 확인하여 기능의 정확성을 보장합니다.이 솔루션은 공식 검증이 포함된 자동화된 워크플로우를 사용하여 반도체 장치 간의 모든 상호 연결을 몇 분 만에 검사하여 높은 정확성과 효율성을 보장합니다.
열/기계 시뮬레이션
정확한 패키지
및 경계 조건을 통한 상세한 다이 레벨 열 분석을 위해 초기 계획부터 시스템 승인까지 트랜지스터를 포괄하고 확장되는 열 솔루션입니다.테스트 칩의 필요성을 최소화하여 비용을 절감하고 시스템 신뢰성 문제를 식별하는 데 도움이 됩니다.
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PLM(제품 라이프사이클 관리)
ECAD별 라이브러리 및 설계 데이터 관리.부품 선택, 라이브러리 배포 및 모델 재사용을 통해 WIP 데이터 보안 및 추적성을 보장합니다.제품 라이프사이클 관리, 제조 조정, 새 부품 요청 및 자산 관리를 위한 원활한 PLM 통합.
테스트를 위한 2.5D/3D 디자인
1838, 1687
, 1149.1과 같은 IEEE 표준을 지원하는 다이 레벨 및 스택 레벨 테스트를 통해 여러 다이/칩렛을 처리합니다.완벽한 통합을 위해 테센트 스트리밍 스캔 네트워크를 사용하여 다이 인패키지, 웨이퍼 테스트 검증에 대한 전체 액세스를 제공하고 2D DFT를 2.5D/3D로 확장합니다.
3D IC를 위한 검증 IP
맞춤형 버스 기능 모델 (BFM) 또는 검증 구성 요소를 개발하고 유지 관리하는 데 소요되는 시간을 줄입니다. Avery Verification IP (VIP) 를 사용하면 시스템 및 SoC (시스템 온 칩) 팀이 검증 생산성을 크게 개선할 수 있습니다.
3D IC 설계 및 검증
독자적인 AI 지원 기술을 기반으로 하는 Solido Intelligent Custom IC 플랫폼은 3D IC 문제를 해결하고 엄격한 신호, 전력 및 열 무결성 요구 사항을 충족하며 개발을 가속화하도록 설계된 최첨단 회로 검증 솔루션을 제공합니다.
신뢰성을 위한 설계
다이
, 인터포저 및 패키지 전반에 걸쳐 포괄적인 포인트-투-포인트 (P2P) 저항과 전류 밀도 (CD) 측정을 통해 상호 연결 신뢰성과 ESD 탄력성을 보장합니다.보호 장치 간의 강력한 상호 연결을 통해 프로세스 노드 및 ESD 방법론의 차이를 고려하세요.
3D IC 설계 솔루션으로 무엇을 할 수 있을까요?
칩렛은 패키지 내의 다른 칩렛과 연결된다는 점을 염두에 두고 설계되었습니다.근접성과 짧은 상호 연결 거리는 에너지 소비가 적다는 것을 의미하지만 에너지 효율, 대역폭, 면적, 지연 시간 및 피치와 같은 더 많은 변수를 조정해야 한다는 의미이기도 합니다.
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적응
전문가에 대한 의존도를 줄이는 접근 가능한 기술을 통해 설계 엔지니어의 역량을 강화합니다.
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협업
전사적 팀 전반에서 이기종 데이터를 관리 및 전달하고 디지털 연속성을 유지할 수 있는 확장성
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최소화
지속적인 검증을 통해 다운스트림 성능 및 프로세스 영향을 조기에 파악하여 반복을 제거합니다.
3D IC 솔루션에 대해 자주 묻는 질문
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웨비나
팟캐스트
자료
보도 자료: Siemens는 새로운 Tessent 멀티 다이 솔루션으로 테스트를 위한 2.5D 및 3D IC 설계를 자동화했습니다. 3D IC 설계 생산성 극대화 3D IC 기술의 이해
: 집적 회로의 미래를 열다 보도 자료: Siemens는 새로운 Tessent 멀티 다이 솔루션으로 테스트를 위한 2.5D 및 3D IC 설계를 자동화합니다. 3D IC 설계 생산성 극대화고객 지원
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