all
C++/시스템C 합성
C++ 또는 SystemC를 설계 입력으로 사용하고 주파수 및 대상 기술에 맞게 조정된 ASIC, eFPGA 또는 FPGA 구현을 최적으로 타겟팅하는 포괄적인 HLS 플로우입니다.
높은 수준의 합성 및 검증
지멘스의 고수준 합성 (HLS) 및 검증 (HLV) 플랫폼은 기존 RTL에 비해 ASIC 및 FPGA 설계 및 검증 흐름을 개선합니다. C++ 또는 SystemC Catapult를 사용하면 고유한 HLV 솔루션 외에도 성능, 전력 및 면적에 대해 최고 품질의 결과를 제공합니다.
트렌드 및 기술
RTL 설계 및 검증은 너무 느리고 비용이 많이 듭니다.
특히 새롭고 복잡한 부가가치 블록의 경우 RTL 생산성이 정체되었습니다. 무선, 5G, AI/ML, 자동차 또는 비디오/이미지 처리를 위한 실리콘의 이점을 제공하는 새롭고 참신한 아키텍처를 만드는 데 따르는 설계 및 검증 과제는 설계 팀의 삶을 더 쉽게 만들지 않습니다.
아키텍처 탐구
하드웨어의 시스템 성능이 제한됩니까? 올바른 기본 메모리 아키텍처를 선택하셨나요? 아니면 시스템 통합 중에만 알게 되었습니까? 고수준 합성은 설계 공간 탐색을 가속화합니다.
최적의 전력 성능 및 면적
설계 요구 사항에 맞게 성능, 전력 및 면적의 균형을 최적으로 유지하는 것은 어렵습니다. 성능이 너무 낮거나 전력이 너무 많거나 면적이 너무 많으면 제품 주기를 놓칠 수 있습니다. HLS를 활용하여 더 빠르고 효율적으로 설계하세요.
아직도 RTL을 디버깅하고 계신가요?
RTL에서 버그를 늦게 발견하면 기회를 놓치고, 실리콘 경쟁력이 떨어지고, 테이프 아웃이 지연되고, ECO 문제가 발생합니다. Catapult HLS 설계 및 검증은 서버 및 도구 비용을 절감하면서 처음부터 올바른 RTL 설계를 제공합니다.
가상 HLS 세미나
Catapult 고객이 실제 HLS 사용에 대해 이야기하다
지난 몇 년 동안 설계 및 검증의 복잡성 증가와 시장 출시 기간 압박으로 인해 칩 설계에 HLS 채택이 폭발적으로 증가했습니다. Catapult HLS를 사용하면 설계자가 전체 설계 및 검증 흐름을 단축하여 칩을 더 빠르게 시장에 출시할 수 있습니다.
캐터펄트 고수준 합성 솔루션
Catapult 고수준 합성 솔루션은 C++ 및 SystemC 언어 지원, FPGA 및 ASIC 독립성, ASIC 전력 추정 및 최적화, 최신 물리 인식 다중 VT 영역 및 성능 최적화를 제공하여 설계를 향상시킵니다.
캐터펄트 고수준 검증 솔루션
Catapult HLV 플랫폼을 사용하여 알려지고 신뢰할 수 있는 방법으로 고수준 검증 (HLV) 흐름을 가속화하십시오. 고급 설계 검사, 코드/기능 적용 범위, 정적/형식적 방법을 활용하여 전체 SoC 검증 소요 시간 및 비용을 최대 80% 까지 줄일 수 있습니다.
리소스 라이브러리
캐터펄트 하이레벨 합성
Catapult 고수준 합성 및 검증 플랫폼을 통해 어떻게 더 많은 작업을 더 잘 수행할 수 있는지 알아보십시오. AI/ML, 딥 러닝, 컴퓨터 비전, 커뮤니케이션, 비디오 등에 대해 알아보십시오. Siemens의 고급 합성 및 검증 (HLS 및 HLV) 도구는 필요한 경쟁 우위를 제공합니다.
