DDRxの設計と検証

DDRインターフェイスには複数の信号グループが含まれており、それぞれに固有の信号品質要件があります。また、信号グループ間の相対的なタイミング関係もあり、それを満たす必要があります。設計が意図したとおりに機能することを確認するには、すべてのグループのすべての信号を分析する必要があります。ここに表示されている画像には、時計、コマンド/アドレス、データ、データストロボ、ステータスなど、64を超える信号があります。1つの信号で信号品質やタイミングに問題があると、インターフェイス全体が動作しなくなる可能性があります。

幸いなことに、DDRインターフェースはインターフェース要件を文書化したJEDEC仕様に関連付けられていますが、インターフェースのDRAM側のみを対象としています。JEDECはコントローラーのI/O信号やタイミング要件を指定していないため、コントローラーごとに固有の動作があり、分析時に考慮する必要があります。たとえば、コントローラーは、インターフェイス、バイト、ニブル、または個々のビットベースでデスキューイングを実行することも、まったく実行しないこともあります。

インターフェースが機能することを保証するには、すべての信号とグループ間の関係（コントローラー固有の動作を含む）について、信号品質とタイミングの要件が満たされていることを確認する必要があります。これには、すべての信号をシミュレートし、波形データを後処理して、目の測定値とタイミング計算に使用するための相互接続飛行時間を抽出する必要があります。DDRインターフェース全体に対してこの分析を行うのは難しいです。何十もの信号が関係しているからです。分析ステップが複雑で数が多いため、この分析は完全に自動化されているのが理想的です。

適切なルーティング戦略が定義されると、制約をグラフィカルにキャプチャして、自動的にレイアウトに取り込むことができます。

レイアウト前分析は、レイアウト前の調査が包括的であり、レイアウトのルールが完全に守られている場合に、システムが正しく機能するための一連のレイアウトガイドラインを定義します。レイアウト後の検証では、実際にレイアウトされたままのデザインの動作を分析し、ガイドラインが正しく守られていなかったり、単に十分に網羅されていなかったりするケースを特定します。

どちらの分析形式も重要です。レイアウト前の調査は、レイアウト作業を最適化し、過剰なやり直しを避けるのに役立ちます。レイアウト後の検証は、デザインがプロトタイプ検証の準備が整っていることを確認するのに役立ち、デバッグ、更新、再製造に時間と費用がかかるラボで失敗するような問題がないことを確認するのに役立ちます。

レイアウトを事前に調査することで、設計がどのように機能し、営業利益率がどの程度になるかについての期待が確立されます。レイアウト後の検証では、レイアウト前の調査と同じ分析プロセスを実行し、結果を報告する必要があります。そうすれば、2つの結果セットを簡単に比較できます。分析プロセスは複雑でステップ数が多いため、完全に自動化されているのが理想的です。それこそまさにHyperLynx DDR分析が行うことです。同じ結果を同じ形式で報告する同じ自動分析フローを使用して、レイアウト中に発生した問題を迅速に特定して解決することができます。

フルインターフェースのDDR分析は、プロトコルやデバイス固有の複雑なプロセスです。正確な分析プロセス、波形測定、タイミング計算は、使用しているDRAM技術とコントローラーによって異なります。HyperLynxは、バッファ付き（登録済み）DDR5メモリを含む、DDR-2,3,4,5およびLPDDR-2,3,4,5テクノロジーのプロトコル要件を理解しています。HyperLynxは、タイミングモデルと分析ウィザードのセットアップオプションを組み合わせて、コントローラーの機能と分析の設定方法を設定します。分析ウィザードで指定されるController 機能には、1T/2Tアドレスタイミング、読み取りと書き込みのレベリング、動的終端設定、DQ/DQSスキューイング機能などがあります。

データレートが上がるにつれて、信号とPower Delivery Network（PDN）との相互作用がより重要になり、設計の利用可能な営業利益のかなりの部分を消費する可能性があります。これらの影響をモデル化するには、信号/電力供給複合ネットワークの正確なシミュレーションモデルが必要です。HyperLynx DDR解析は、HyperLynx Advanced Solversハイブリッドソルバーとシームレスに統合され、これらのシミュレーションモデルを生成します。Power-Aware分析では、理想的でない信号リターン経路、リターン経路の電流分担、および同時スイッチングノイズの影響を分析に含めるか除外して、営業利益への影響の大きさを定量化できます。

DDR5メモリは、デバイスレシーバーにイコライゼーション回路が含まれているため、DDRモデリングとシミュレーションにおけるまったく新しい章です。これには、新世代のDDR5（IBIS-AMI）シミュレーションモデルとシミュレーション技術が必要です。さらに、DDR5ではアイマージンを1e-16の確率で計算することが義務付けられていますが、これは従来のDDRシミュレーション技術では不可能です。HyperLynxは、最新の機能を備えたDDR5 IBIS-AMIシミュレーションモデルを完全にサポートし、複数のシミュレーション方法をサポートして、シミュレーションの速度と精度の間のさまざまなトレードオフを提供します。HyperLynxでは、IBIS-AMIモデルを、立ち上がり/下降インピーダンスとエッジレートが異なるシングルエンドのアナログドライバーで使用することもできます。これはIBIS-AMI仕様自体にはネイティブには含まれていません。