HyperLynx Schematic Analysis は、設計キャプチャと並行して自動回路図レビューを提供することで、手動による回路図レビューの必要性を排除し、全体的なワークフローの効率を高めます。「最初から正しい」設計フローを採用することで、HyperLynx Schematic Analysis は開発、テスト、保証のコストを削減し、回路図エラーや不適切な設計手法によって生じる設計リスピンの50〜70％を排除します。
HyperLynx Schematic Analysis では、豊富なインテリジェントモデルコンポーネントライブラリを使用して、回路図上のすべてのネットを完全に検査できます。回路図解析では、回路図内の各ネットを分析することで、設計チームは目視検査やラボでのデバッグに費やす時間を数百時間節約できます。この分析は、回路図の凍結マイルストーンの前に迅速に実行されるため、初回通過の信頼性が最も高い状態でレイアウトを開始できます。
HyperLynx Schematic Analysis は、ネイティブの回路図チェッカーのようにシンボルライブラリに依存しません。代わりに、各コンポーネントの製造元の部品番号を部品表から直接取得し、ベンダーのデータシートから構築されたライブラリを参照して、コンデンサのディレーティング障害、誤ったシンボル、プルアップの欠落などの問題を見つけます。回路図解析は、時間のかかる手作業を必要とせずにこれらの問題を特定します。最終出力は、重大な状況、欠陥状況、警告状況をコンパクトにグラフィカルに表示したもので、そこから回路図に直接クロスプローブしてその場で解決できます。
回路図解析はデザインキャプチャと並行して実行され、エラーは回路図で直接強調表示されます。また、市場にリリースされた後に電子設計に適用して、電子設計の品質を向上させ、生産量を増やし、製品の返品を減らすこともできます。
キールールチェック
- 完全な拡張ネット検証（直列抵抗、スイッチ、ACカップリングによる）
- マルチボードとバックプレーンのインターフェースを完全に検証します
- 最大閾値、最小閾値、論理閾値のIO互換性チェック
- アドレスとデータバスのエラー（MSBからLSB、バスソースなど）
- 外部の受動要件を検証します
- 未接続の必須ピンの識別
- 電源/グランドプレーンの接続検証
- 差動接続チェック
- IOネット接続の検証（ドライバー/レシーバーがありません）
- ピン機能の互換性テスト（リセット、I2Cスワッピングなど）
- シンボルの不一致 (データシートと)
- ディレーティングコンデンサ、抵抗、ダイオード
... そしてもっとたくさん
