フルウェーブソルバーをシステムレベルの解析の一部として使用する場合、通常、フルインターコネクトは大きすぎて3Dソルバーでは実際には解けません。つまり、インターコネクトは、3Dソルバーを必要とするセクション（ブレークアウト領域、ビア、ブロッキングキャップ）、トレースモデルで正確に記述できるセクション、Sパラメータモデルとして表されるセクション（多くの場合はコネクタとICパッケージ）に分割されます。これは「カットアンドステッチ」ソルビングとして知られています。相互接続を「カット」して、それぞれ個別にモデル化し、それらのセクションを「ステッチ」して、システムレベルの分析用のエンドツーエンドのチャネルモデルを作成します。
3Dシミュレーションで解く領域のサイズは、重要な信号領域とそれぞれのリターンパスに限定されるため、カットアンドステッチ法は解析効率を最大化します。これらの領域以外では、トレースまたはコネクタモデルで信号を表現する方が、計算時間とリソースの観点からはるかに効率的です。カットアンドステッチ方式の課題は、すべての詳細を正しく管理することです。たとえば、各3D領域は、ポート境界での横電気（TEM）の動作を保証するのに十分な大きさが必要です。つまり、その領域には信号トレースの一部が含まれるため、伝送線路としてモデル化されたトレースの長さは、3Dエリアにすでに含まれているトレースの部分を反映するように調整する必要があります。その3Dエリアには信号のリターンパスも含まれている必要があるため、エリアを作成するときは、グラウンドステッチビアと適切なバッファ距離も考慮する必要があります。通常、このプロセスは手作業で行われ、かなりのユーザー専門知識が必要です。これにより、分析を実行できるユーザーの数と、実際に分析できるシグナルの数が大幅に制限されます。
レイアウト後のチャネルモデルの自動作成
HyperLynxは、分析対象のプロトコルの要件に基づいて、レイアウト後のチャネルモデルを自動的に作成します。ユーザーは分析したい信号を選択するだけで、あとはHyperLynxが行います。
- 内蔵のDRCエンジンは、3Dモデリングが必要なインターコネクトのセクションを自動的に識別するために使用されます。
- HyperLynx ボードSIM 3Dシミュレーションに適した設定を作成し、全波ソルバーに送信します。
- 全波ソルバーは、3D領域を必要な周波数にモデル化し、SI解析用のモデルを作成します。これらのモデルには、フルチャネルモデル内での接続方法を示すポートメタデータが含まれています。
- BoardSimは、3Dシミュレーターのモデルとトレースおよびコネクタモデルを組み合わせて、チャネルを表すモデルを作成します。
- その後、BoardSIMはプロトコル対応のSIシミュレーション（通常はSerDesまたはDDR分析）を実行して、システムレベルでの営業利益率を確定します。これにより、どの信号が合格し、どの信号がどの程度合格したかがわかります。
