ReqTracer

このウェビナーでは、SystemVerilog Assertions（SVA）を使用してコンカレントアサーションを実装する方法を学び、既存の検証方法をどのように補完できるかをより深く理解できます。

ハリー・フォスターは、2022年のウィルソン研究グループの機能検証調査の主な結果に焦点を当て、ASICとFPGAの設計と検証における今日の新たなトレンドの背後にある彼の解釈と分析を紹介します。

このウェビナーでは、UVMフレームワークとQuesta Verification IP がどのように可能になるかを学びます

1日でテストベンチを作成できるので、チームはテストの作成とカバレッジの終了に集中できます。

このウェビナーでは、シグナルを隠し、テストライターにすぐにテストを書き始めることができるプロキシを提供することで、強力で再利用可能なテストベンチを作成する方法を検討します。

このウェビナーでは、デバッグや再利用が簡単なテストベンチトランザクションとコンポーネントクラスの作成方法を学びます。一般的なバグを防ぐために、SystemVerilogコードには追加のルールが示されています。

このウェビナーでは、SystemVerilogには多くの動的データ型と配列型があることがわかります。スコアボード、スパースメモリ、ハッシュアレイ、テストベンチなどにどれを選ぶべきかが表示されます。

このウェビナーでは、ハードウェアレジスタをビットレベルまでモデル化する方法や、4ステートロジック、2ステート整数、実数、列挙型などのさまざまな要素を組み合わせた複雑なデータ型を構築する方法を学びます。

このウェビナーでは、シーケンスアイテムとも呼ばれるUVMトランザクションのクラスを作成する方法を学びます。また、テストベンチでこれらがどこで作成されて使用されているのか、どのクラスから始めるべきかも表示されます。

このウェビナーでは、1つ以上のトランザクションを含むUVMシーケンスのクラスを作成する方法、テストクラスがシーケンスを開始する方法、シーケンスとの間でトランザクションがテストベンチの残りの部分にどのように流れるかを学びます。

このウェビナーでは、制約ソルバーの結果が意図と一致しない場合の最も一般的な2つの問題、つまりVerilog式の評価規則の適用方法と、確率が解値の選択に与える影響について学びます。

このウェビナーでは、UVM 1.2と1.1dからのUVM 1800.2の変更点を学び、新しい標準を採用する準備を整えます。UVM 1800.2で追加された主な機能と、新しいUVMクックブックの内容について説明します。