IC検証とDFM最適化のためのEDAプラットフォーム

デザインルールチェックの数が増えただけでなく、チェックの種類と操作が大幅に増えたため、精度と精度を維持しながら、より多くの高速計算を行う必要性が高まっています。

高密度で階層的なレイアウト、複雑化する回路、複雑なファウンドリールールにより、回路の予測可能性を確保するためにLVSと寄生成分を実行してデバッグすることは、時間とリソースを大量に消費する作業です。

IPからフルチップまで、チップ設計のあらゆるレベルで設計が複雑になり、信頼性が重視されるようになったため、ICの信頼性の問題を正確かつ完全に検証することが不可欠ですが、困難になっています。

DFM最適化は、設計者が電力、性能、面積と製造可能性のバランスを取るのに役立ちますが、複数の最適化戦略を一貫して適用することは、多くの場合、困難で厳しい作業です。

設計者は、設計フロー全体を通じて、複数の設計および検証ツールを管理し、それらのツール間を行き来する必要があります。手動での呼び出し、カスタムインターフェイスコード、一貫性のある表示の欠如は、生産性と統一性を低下させます。