高レベルの合成と検証

シーメンスの高位合成（HLS）および検証（HLV）プラットフォームは、従来のRTLと比較して、ASICとFPGAの設計と検証フローを改善します。C++またはSystemC Catapultを使用すると、独自のHLVソリューションに加えて、パフォーマンス、電力、面積の点で最高品質の結果が得られます。

HLSとHLVの今後のイベント HLS & HLV リソースライブラリ

トレンドとテクノロジー

RTLの設計と検証は遅すぎて高価です

RTLの生産性は、特に新しく複雑な付加価値ブロックでは停滞しています。ワイヤレス、5G、AI/ML、自動車、またはビデオ/画像処理向けにシリコンに利点をもたらす新しい斬新なアーキテクチャを構築するという設計と検証の課題は、設計チームの生活を楽にしません。

建築探検

ハードウェアのシステムパフォーマンスは制限されますか？正しい基本的なメモリアーキテクチャを選びましたか？それとも、システムインテグレーション中に初めて気づきましたか？高位合成により、デザイン空間の探索が加速します。

あなたのデザインをカタパルトしてください

最適な電力性能と面積

設計ニーズに合わせてパフォーマンス、電力、面積の最適なバランスを実現するのは難しいです。パフォーマンスが低すぎる、電力が多すぎる、または面積が大きすぎると、製品サイクルを見逃す可能性があります。HLSを活用して、より良く、より迅速に設計してください。

PPAを最適化してください

まだRTLをデバッグしていますか？

RTLの後半にバグを発見すると、機会を逃し、シリコンの競争力が低下し、テープアウトの遅延が発生し、ECOの問題が発生します。Catapult HLSの設計と検証により、サーバーとツールのコストを削減しながら、最初から正しいRTL設計が可能になります。

HLSを使えばバグをより早く発見できます

カタパルトHigh-Level Synthesis Solutions

Catapultの高位合成ソリューションは、C++とSystemC言語のサポート、FPGAとASICの独立性、ASIC電力の推定と最適化に加えて、最新の物理認識型マルチVTエリアとパフォーマンスの最適化を提供し、設計を向上させます。

C++/SystemC Synthesis

C++またはSystemCを設計入力として取り入れ、周波数とターゲットテクノロジーに合わせて調整されたASIC、eFPGA、またはFPGAの実装を最適にターゲットとする包括的なHLSフロー。

低電力Solutions

初期の設計空間の探索、電力見積もり、低電力ASIC RTLの最適化に関しては、Catapultは当社のPowerProテクノロジーで最適化された高効率のRTLを生成します。

「アーム」、「カウンターウェイト」、「トリガー」などのラベルが付いたカタパルトのベクターグラフィック。

AISolutions

Catapult AIはHLSを強化して、設計の探索、量子化分析、パフォーマンス、電力、面積の予測を加速します。

CatapultHigh-Level Verification Solutions

Catapult HLVプラットフォームを使用して、既知の信頼できる方法で高レベル検証（HLV）フローを加速させてください。ハイレベル・デザイン・チェック、コード/ファンクショナル・カバレッジ、スタティック・メソッドとフォーマル・メソッドを活用して、SoC検証全体の所要時間とコストを最大 80% 削減します。