カタパルト高位合成リソースライブラリ

この講演では、HLSを使用して、1つのアルゴリズムの記述からAIアクセラレータの複数のRTL実装をすばやく作成して評価する方法を示します。

HW/SWの共同設計とHLSを含む設計フローにより、開発者は計算量の多い機能を組み込みプロセッサ上で動作するソフトウェアから、疎結合バスベースの周辺機器としてハードウェアベースのアクセラレータに移行できます。

チップ設計へのHLSの採用は、設計と検証の複雑さの増大と市場投入までの時間のプレッシャーによって推進されています。HLSを使用すると、設計者は全体的な設計と検証のフローを短縮することで、チップをより早く市場に投入できます。

このセッションでは、HLSを使用してさまざまなタイプのアクセラレータを作成する方法と、それらをRISC-Vプロセッサ設計に統合する方法を示します。例として、AI推論アルゴリズムと暗号化アルゴリズムを使用します。

このホワイトペーパーでは、倉庫規模のビデオトランスコーディングを対象とした新しいアクセラレータの設計と大規模展開について説明します。VCU開発で採用された最先端のハードウェア設計フローにはCatapultが使用されていました。セクション3.4を参照してください。

このオンデマンドトレーニングラーニングパスでは、エンジニアにC++、HLS、およびハードウェア設計でのCatapultの使用方法を紹介します。

このオンデマンドトレーニングラーニングパスでは、SystemCとMatchLibライブラリを使用して、HLSの設計、デバッグ、検証に必要な設計概念をユーザーに紹介します。

このラーニングパスでは、Catapult HLVフローをユーザーに紹介し、既知の信頼できる手法を使用して高レベルのソースの厳密な機能検証を可能にします。

HW/SWの共同設計とHLSを含む設計フローにより、開発者は計算量の多い機能を組み込みプロセッサ上で動作するソフトウェアから、疎結合バスベースの周辺機器としてハードウェアベースのアクセラレータに移行できます。

チップ設計へのHLSの採用は、設計と検証の複雑さの増大と市場投入までの時間のプレッシャーによって推進されています。HLSを使用すると、設計者は全体的な設計と検証のフローを短縮することで、チップをより早く市場に投入できます。

このセミナーでは、AXIベースのAI/MLアクセラレータを使用して、HLSがアルゴリズムからCベースの設計、システムレベルのパフォーマンス分析、およびRTLカバレッジクロージャによる包括的な検証に迅速に移行する方法を示します。

HLSがどのようにアルゴリズムのパワー/パフォーマンスを迅速かつ正確に調査しているかを理解するための紹介と技術的詳細、FPGA実装にすばやくアクセスしてデモンストレーター/プロトタイプなどを作成する方法を理解してください。

この8部構成のテクニカルセミナーは、HLSについてほとんど知らない人や、その概念に精通しているが、それをコンピュータービジョンやディープラーニングの実装に適用する実際の例を求めている人を対象としています。

次のビデオシリーズでは、HLSを使ったシンプルなMLアクセラレータの設計について紹介しています。

この5部構成のシリーズでは、Catapult Design Analyzerを使用して合成結果を分析および視覚化し、コーディングスタイルの間違いを自動的に特定し、最適化のボトルネックを特定する方法を段階的に説明します。

この9部構成のビデオシリーズでは、C++浮動小数点アルゴリズムをCatapult高位合成を使用してRTLの最適化まで進めるために必要なことを段階的に説明します。