High-Level Verification Solutions

ステートメント、ブランチ、条件、式（FEC）、配列アクセスカバレッジのサポートを含むHLS対応のコードカバレッジに加えて、カバーグループ、カバーポイント、ビン、クロスをサポートするSystemVerilog風の機能カバレッジもサポートしています。

プロセスの早い段階で、ミス、あいまいさ、問題設計上の問題、またはユーザー制約ミスを正式に見つけます。タイミングやインターフェースに違いがあっても、Catapult Formalは検証とカバレッジクロージャーフローを可能にします。

SLECを使用して、RTLの正確さをハイレベルモデルと照合してください。言語、タイミング、または抽象化が異なっていても、仕様と実装が同一であることを証明できます。

Questa HL-SYC拡張による高レベルの設計検証は、フローの早い段階で検証を開始できるため、合成前の問題を排除するのに役立ちます。