Calibre Circuit Verification スイートには、レイアウト対回路図（LVS）、信頼性検証、寄生抽出が含まれています。これらのツールは、サインオフ品質の結果を提供するだけでなく、回路シミュレーションやその他の下流要件のためのSiemens EDA やサードパーティ製品への統合も提供します。
当社の回路検証ツールスイートは、今日のIC設計における機能歩留まりの課題に正確かつ効率的に対処します。Calibre nmLVS ツールは正確なデバイスパラメータで正確な回路動作を保証し、寄生抽出ツールはあらゆる設計スタイルに必要な正確で高性能な抽出を提供します。信頼性検証はこのツールスイートを補完します。
キャリバー回路検証では、回路図や寄生抽出ソリューションではなく、迅速で効率的なレイアウトが可能になり、回路が製造時に正常に動作することを保証します。設計者は、初めて製品を成功させるために、シリコンの性能と信頼性に関するCalibreの予測の正確さに頼ります。
半導体の設計がより高度になり、SoCの複雑さが増すにつれて、検証のボトルネックがスケジュールを遅らせ、シリコンの品質を損なう可能性があります。Calibreの第2世代のVerilog-to-LVS（V2LVS）は、ネットリスト変換を劇的に高速化し、メモリ使用量を最大 92% 削減し、デバッグの洞察を強化するモジュール式の並列アーキテクチャを導入しています。新しいレポート、電源/接地ネット処理、ユーザーエクスペリエンスの向上により、回路図のサインオフではなく、信頼性が高くスケーラブルなレイアウトが可能になります。このホワイトペーパーでは、新しいV2LVSにおけるアーキテクチャの革新とユーザー主導の進歩を探り、実際の顧客メリット、効率の向上、デジタル設計検証における将来の機能へのロードマップに焦点を当てています。
