3D IC 設計およびパッケージングソリューション

2.5/3D ICを駆動しているのは何ですか？

3D ICは、ICテクノロジーのスケーリング（別名ムーアの法則）による収益の減少によって推進される新しい設計パラダイムです。

モノリシックソリューションに代わるコスト効率の高いソリューション

代替案としては、システムオンチップ（SOC）を「チップレット」または「ハードIP」と呼ばれる小さなサブ機能またはコンポーネントに分割したり、複数のダイを使用してレチクルのサイズによる制限を克服したりすることが挙げられます。

高帯域幅/低消費電力

メモリコンポーネントを処理ユニットに近づけ、データにアクセスする際の距離と待ち時間を短縮することで実現しました。コンポーネントを垂直に積み重ねることもできるので、コンポーネント間の物理的な距離を短くすることができます。

ヘテロジニアス・インテグレーション

ヘテロジニアス・インテグレーションには、異なるプロセス・ノードとテクノロジー・ノードを混在させることができることや、2.5D/3Dアセンブリ・プラットフォームを活用できることなど、いくつかの利点があります。

3D IC 設計ソリューション

当社の3D IC設計ソリューションは、建築計画/分析、物理設計計画/検証、電気および信頼性分析、製造ハンドオフまでのテスト/診断サポートをサポートします。

シーメンスイノベーター3D ICニュースルームで、画面の前に立っている人が3Dモデルを見せています。

ヘテロジニアス 2.5/3D インテグレーション

ヘテロジニアスシステムプランニング用のフルシステムで、柔軟なロジックオーサリングにより、プランニングから最終システムLVSまでシームレスに接続できます。フロアプラン機能により、複雑な異種設計のスケーリングがサポートされます。

Innovator3D IC

のプロモーション画像 Aprisa 背景がぼやけているスーツとネクタイを着た人が描かれています。

3D SoIC の実装

設計ルーティングと配置最適化中のPPAクロージャにより、設計サイクルタイムとテープアウトまでの経路を短縮できます。階層内最適化により最上位レベルのタイミングクロージャが保証されます。最適化された設計仕様により、TSMCのアドバンストノード向けに認定されたより優れたPPAが実現します。

Aprisa

基板実装

高度なSIP、チップレット、シリコンインターポーザー、有機基板、ガラス基板の設計を単一のプラットフォームでサポートし、高度なIP再利用手法により設計時間を短縮します。SI/PI とプロセスルールをインデザインでコンプライアンスチェックすることで、分析やサインオフを繰り返す必要がなくなります。

Xpedition パッケージデザイナー

機能検証

このソリューションは、パッケージアセンブリのネットリストを「ゴールデン」リファレンスネットリストと照合して、機能が正しいことを確認します。正式な検証機能を備えた自動化されたワークフローを採用し、半導体デバイス間のすべての相互接続を数分で確認できるため、高い精度と効率が保証されます。

Questa

電気シミュレーションとサインオフ

設計中の分析と電気的意図により、物理レイアウトを推進SI/PI シミュレーション用のシリコン/有機抽出を、技術的に正確なモデルと組み合わせます。予測分析から最終承認まで拡張できるため、生産性と電気品質が向上します。

メカニカル共同設計

パッケージフロアプラン内のメカニカルオブジェクトをサポートし、あらゆるコンポーネントをメカニカルとして扱うことができます。メカニカルセルは解析エクスポートに含まれており、IDX を使用するライブラリを通じて xPD と NX を双方向でサポートしているため、シームレスな統合が保証されます。

物理検証

Calibreによるレイアウトに依存しない基板サインオフの包括的な検証以下の方法でエラーを解決することで、サインオフの繰り返し回数を減らすことができます。 HyperLynx-DRCのインデザイン検証により、生産性と製造可能性が向上し、コストとスクラップが削減されます。

Calibre 3D Thermalのプロモーション画像。上部に赤いライトが付いた赤外線カメラが特徴です。

熱/機械シミュレーション

トランジスタからシステムレベルまで、また初期計画からシステム承認までのスケールをカバーする熱ソリューションにより、正確なパッケージ条件と境界条件による詳細なダイレベルの熱解析が可能になります。テストチップの必要性を最小限に抑えることでコストを削減し、システムの信頼性に関する問題の特定に役立ちます。

製品ライフサイクル管理

ECAD 固有のライブラリと設計データ管理コンポーネントの選択、ライブラリの配布、モデルの再利用により、WIPデータのセキュリティとトレーサビリティを確保します。製品ライフサイクル管理、製造調整、新部品リクエスト、資産管理のためのシームレスなPLM統合。

2.5D/3D テスト用デザイン

1838、

1687、1149.1などのIEEE標準をサポートするダイレベルおよびスタックレベルのテストを通じて複数のダイ/チップレットを処理します。パッケージ内のダイやウェーハテストの検証にフルアクセスでき、Tessent Streaming Scan Networkを使用してシームレスな統合を実現することで、2D DFTを2.5D/3Dに拡張できます。

Tessent

エイブリーのプロモーション画像で、スマイリーフェイスの付いた白い紙を山積みしている人が描かれています。

3D IC の検証 IP

カスタムバス機能モデル (BFM) や検証コンポーネントの開発と保守に費やす時間を削減します。 Avery Verification IP (VIP) により、システムチームとシステムオンチップ (SoC) チームは検証の生産性を大幅に向上させることができます。

3D IC 設計と検証

独自のAI対応テクノロジーを搭載したSolido Intelligent Custom ICプラットフォームは、3D ICの課題に対処し、厳しい信号、電力、熱インテグリティの要件を満たし、開発を加速するように設計された最先端の回路検証ソリューションを提供します。

Solido

信頼性を重視した設計

ダイ、

インターポーザ、およびパッケージ全体にわたる包括的なポイントツーポイント（P2P）抵抗および電流密度（CD）測定により、相互接続の信頼性とESD耐性を確保します。保護デバイス間の堅牢な相互接続により、プロセスノードとESD手法の違いを考慮してください。

Calibre

3D IC設計ソリューションでできることは何ですか？

チップレットは、パッケージ内の他のチップレットと接続されることを理解して設計されています。距離が近く、相互接続距離が短いほど消費電力は少なくなりますが、エネルギー効率、帯域幅、面積、遅延、ピッチなど、より多くの変数を調整する必要もあります。

最適化

シリコン、パッケージ、インターポーザ、PCBの電力、性能、面積、コスト、信頼性を同時に最適化

適応

専門家への依存を減らすアクセシブルなテクノロジーを設計エンジニアに提供

コラボレーション

企業全体のチーム間で異種データを管理および伝達し、デジタル継続性を維持するためのスケーラビリティ

最小化

継続的な検証を通じて下流のパフォーマンスとプロセスへの影響を早期に把握できるため、反復作業が不要になります

EMIBのような高度なヘテロジニアス・インテグレーション・プラットフォームでは、予測分析機能を備えたフロアプランニングとプロトタイピングの統合コックピットが不可欠です。シーメンスEDAとのコラボレーションを通じて、次のことが分かりました。 Innovator3D IC これは、当社の高度な統合プラットフォームにとって重要な設計技術コンポーネントです。

スク・リー, エコシステムテクノロジー担当副社長兼GM, インテル・ファウンドリー

Chipletzのビジョンは、ムーアの法則の減速と計算性能に対する需要の高まりとの間のギャップを埋める高度なパッケージング技術の開発を通じて、半導体のインパッケージ機能に革命を起こすことです... 現在開発中のスマート基板設計は非常に厳しいものです。シーメンスは、シーメンスが私たちのニーズに最適な技術を持っていることを実証してくれました。

ブライアン・ブラック, 最高経営責任者, チップレッツ

3D IC ソリューションに関するよくある質問

詳細情報

:シーメンスが新しいTessentマルチダイソリューションで2.5Dおよび3D ICのテスト用設計を自動化3DIC設計の生産性を最大限に引き出す

3D ICテクノロジーの理解

:集積回路の未来を明らかにするプレスリリース:シーメンスが新しいTessentマルチダイ・ソリューションで2.5Dおよび3D ICのテスト用設計を自動化3D IC設計の生産性を向上

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