ReqTracer

In questo webinar, imparerà come implementare asserzioni simultanee utilizzando SystemVerilog Assertions (SVA) e acquisirà una comprensione più approfondita di come possono integrare le sue metodologie di verifica esistenti.

Harry Foster evidenzia i principali risultati dello studio sulla verifica funzionale del Wilson Research Group del 2022 e fornisce la sua interpretazione e analisi alla base delle tendenze emergenti odierne nella progettazione e verifica di ASIC e FPGA.

In questo webinar, scoprirà come l'UVM Framework e Questa Verification IP consentono

creazione di un banco di prova in un giorno in modo che il team possa concentrarsi sulla creazione di test e sulla chiusura della copertura.

In questo webinar, esamineremo i modi per creare potenti banchi di prova riutilizzabili nascondendo i segnali e fornendo ai suoi autori di test un proxy che consenta loro di iniziare a scrivere i test immediatamente.

In questo webinar, imparerà come creare transazioni testbench e classi di componenti facilmente eseguibili per il debug e il riutilizzo. Vengono mostrate regole aggiuntive per il codice SystemVerilog per prevenire bug comuni.

In questo webinar, scoprirà che SystemVerilog ha molti tipi di dati e array dinamici. Le verranno mostrati quali scegliere per tabelloni, memorie sparse, array di hash, banchi di prova e altro ancora.

In questo webinar, scopri come modellare i registri hardware fino al livello di bit o creare tipi di dati complessi che contengono un mix di elementi diversi come logica a 4 stati, numeri interi a 2 stati, numeri reali e tipi enumerati.

In questo webinar, imparerà come creare classi per le transazioni UVM, note anche come elementi di sequenza. Le verrà anche mostrato dove vengono creati e utilizzati in un banco di prova e da quale classe iniziare.

In questo webinar, imparerà a creare classi per sequenze UVM, contenenti una o più transazioni, come una classe di test avvia una sequenza e come le transazioni fluiscono da e verso la sequenza nel resto del banco di prova.

In questo webinar imparerà i due dei problemi più comuni quando i risultati del risolutore di vincoli non corrispondono alle sue intenzioni: come si applicano le regole di valutazione delle espressioni di Verilog e l'impatto della probabilità sulla scelta dei valori delle soluzioni.

In questo webinar, imparerà le modifiche di UVM 1800.2 rispetto a UVM 1.2 e 1.1d in modo da essere pronto ad abbracciare il nuovo Standard. Tratteremo le principali aggiunte in UVM 1800.2 e cosa c'è nel nuovo ricettario UVM.