Questa Visualizer Debug Environment

In questo webinar, scoprirà come il debug della forma d'onda, il debug dei sorgenti e della connettività per Verilog e VHDL sono strettamente integrati con il debug di classi e UVM, con la visualizzazione delle transazioni, supportando gli ambienti SystemVerilog, SystemC, C++ e C.

In questo webinar, imparerà come affrontare complesse sfide da banco di prova UVM in Post (classe in forma d'onda, visualizzazione schematica), in modalità LiveSIM (punti di interruzione) e trovare più rapidamente la causa principale con il tracciamento automatico della causalità temporale.

In questo webinar, imparerà che quando il debug di software e hardware è integrato, gli eventi possono essere tracciati da software a hardware e viceversa attraverso il SoC, risparmiando tempo e migliorando le sue tecniche di debug del software integrato.

In questo webinar, imparerà che può analizzare ed eseguire il debug dei problemi di copertura con l'aiuto dei dati di progettazione e delle forme d'onda disponibili, trovando gli elementi scoperti utilizzando il codice e la copertura funzionale, risolvendoli con la modalità di debug della copertura.

In questo webinar, ci concentreremo sul debug in simulazione dal vivo (interattivo), coprendo tecniche come: impostare punti di interruzione e scorrere il codice sorgente, utilizzando lo stack di chiamate per comprendere il thread di esecuzione corrente.

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In questo webinar, Le verrà presentato il Visualizer Debug Environment for VHDL e UVM, mentre impara; debug di forme d'onda e codice sorgente, driver e x-tracing, debug post e live simulazioni e debug UVM.

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In questo webinar, Le verrà presentato il Visualizer Debug Environment per Verilog e UVM, durante l'apprendimento; debug di forme d'onda e codice sorgente, driver e x-tracing, debug post e live simulazioni e debug UVM.

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In questo webinar, scoprirà che Visualizer offre visibilità UVM in tutte le finestre, inclusa la finestra Wave, la finestra del codice sorgente, la finestra dell'orologio. I punti di interruzione possono essere

set, inclusi condizionali e basati su istanze.

In questo webinar, imparerà come creare/aggiornare il codice UVM in modo che la registrazione delle transazioni sia utilizzabile, la finestra Debug delle transazioni in Wave: colorazione, ricerca, ecc. e un esempio con codice di esempio UVMF.

In questo webinar, risponderemo alle nove domande principali poste per il debug a basso consumo nel suo progetto, tra cui: perché il debug a basso consumo è così complicato, l'isolamento e la conservazione funzionano correttamente e come si verifica l'intento di alimentazione.

In questo webinar, imparerà a navigare in ambienti UVM complessi, a orientarsi rapidamente nel codice e a risolvere i 10 problemi UVM più comuni con config_db, factory ed esecuzione di sequenze.

In questo webinar, condividiamo uno sguardo critico alle sfide passate, presenti e future per il debug, esplorando le situazioni del mondo reale (grazie ad anni di esperienza) nella progettazione e verifica dei SoC, descrivendo tecniche all'avanguardia.

In questo webinar, scoprirà come il debug moderno risolve sfide comuni, tra cui una metodologia di debug produttiva, la ricerca dei driver nella simulazione, il debug di UVM, una progettazione gestita con alimentazione e il debug di una lunga esecuzione di emulazione.

In questo webinar, imparerà come utilizzare il meglio delle vecchie e nuove metodologie di verifica (UVM, randomizzazione, modelli di riferimento in oro) per trovare i problemi più velocemente e per rispondere meglio «ho ancora finito».

In questo webinar, imparerà le strutture dati del banco di prova usando «browse this» (è possibile esplorare code, handle di oggetti, array associativi) e checkpoint & restore per evitare di dover passare attraverso fasi di ripristino per trovare bug.