Piattaforma EDA per la verifica IC e l'ottimizzazione DFM

Non solo è aumentato il numero di controlli delle regole di progettazione, ma i tipi e le operazioni di controllo sono cresciuti drasticamente, alimentando la necessità di calcoli più numerosi e più veloci pur mantenendo accuratezza e precisione.

Layout densi e gerarchici, crescente complessità dei circuiti e complesse regole di fonderia comportano l'esecuzione e il debug di LVS e parassiti per garantire la prevedibilità del circuito può essere un'operazione che richiede molto tempo e molte risorse.

La crescente complessità della progettazione e una maggiore attenzione all'affidabilità a tutti i livelli di progettazione dei chip, dall'IP al chip completo, rendono la verifica accurata e completa dei problemi di affidabilità dei circuiti integrati essenziale, ma impegnativa.

L'ottimizzazione DFM aiuta i progettisti a bilanciare potenza, prestazioni e area con la producibilità, ma l'applicazione coerente di più strategie di ottimizzazione è spesso un compito difficile e impegnativo.

I progettisti devono gestire e navigare tra più strumenti di progettazione e verifica durante tutto il flusso di progettazione. Le invocazioni manuali, il codice dell'interfaccia personalizzato e la mancanza di una presentazione coerente riducono la produttività e l'uniformità.