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Sintesi C++/SystemC Synthesis
Un flusso HLS completo che prende C++ o SystemC come input di progettazione e si rivolge in modo ottimale alle implementazioni ASIC, eFPGA o FPGA ottimizzate per la tecnologia di frequenza e destinazione.
Sintesi e verifica di alto livello
La piattaforma High-Level Synthesis (HLS) and Verification (HLV) di Siemens migliora il flusso di progettazione e verifica ASIC e FPGA rispetto al tradizionale RTL. L'uso di C++ o SystemC Catapult offre risultati di massima qualità in termini di prestazioni, potenza e area, oltre a soluzioni HLV uniche.
TENDENZE E TECNOLOGIE
La progettazione e la verifica RTL sono troppo lente e costose
La produttività di RTL, soprattutto per blocchi a valore aggiunto nuovi e complessi, è in stallo. Le sfide di progettazione e verifica legate alla creazione di nuove e nuove architetture che offrano vantaggi in silicio per l'elaborazione wireless, 5G, AI/ML, automobilistica o video/immagini non semplificano la vita ai team di progettazione.
Esplorazione dell'architettura
Le prestazioni del suo hardware saranno limitate? Ha scelto la giusta architettura di memoria fondamentale? O l'ha scoperto solo durante l'integrazione del sistema? La sintesi di alto livello accelera l'esplorazione dello spazio di progettazione.
Prestazioni e area di alimentazione ottimali
Offrire un equilibrio ottimale tra prestazioni, potenza e area per le sue esigenze di progettazione è difficile. Prestazioni insufficienti, troppa potenza o troppa superficie e potrebbe perdere un ciclo di prodotti. Sfrutta HLS per progettare meglio e più velocemente.
Sta ancora eseguendo il debug di RTL?
Scoprire bug in ritardo in RTL significa opportunità mancate, silicio meno competitivo, ritardi nell'eliminazione del nastro adesivo e grattacapi da ECO. La progettazione e la verifica di Catapult HLS offrono progetti RTL corretti al primo colpo, con costi ridotti per server e strumenti.
SEMINARIO VIRTUALE HLS
I clienti di Catapult discutono del loro uso reale di HLS
Gli ultimi anni hanno visto un'esplosione nell'adozione dell'HLS per la progettazione di chip, guidata dalla crescente complessità di progettazione e verifica e dalle pressioni sul tempo di commercializzazione. Catapult HLS consente ai progettisti di immettere i propri chip sul mercato più rapidamente abbreviando il flusso complessivo di progettazione e verifica.
Catapult High-Level Synthesis Solutions
Le soluzioni Catapult High-Level Synthesis offrono supporto per i linguaggi C++ e SystemC, indipendenza da FPGA e ASIC, stima e ottimizzazione della potenza ASIC oltre alle ultime novità in materia di area Multi-VT con riconoscimento fisico e ottimizzazione delle prestazioni per elevare i suoi progetti.
Catapult High-Level Verification Solutions
Acceleri il suo flusso di verifica di alto livello (HLV) con metodi noti e affidabili utilizzando la piattaforma Catapult HLV. Riduca i tempi e i costi complessivi della verifica SoC fino all'80% sfruttando il controllo della progettazione di alto livello, la copertura del codice/funzionale e i metodi statici e formali.
Libreria di risorse
Sintesi di alto livello Catapult
Scopra come la piattaforma di sintesi e verifica ad alto livello Catapult Le consente di fare di più e meglio. Informazioni su AI/ML, Deep Learning, Computer Vision, Comunicazioni, Video e altro ancora. Gli strumenti di sintesi e verifica ad alto livello (HLS e HLV) di Siemens offrono il vantaggio competitivo di cui Lei ha bisogno.
