Sintesi e verifica di alto livello di Catapult

Catapult ha il più ampio portafoglio di soluzioni di progettazione hardware per la sintesi di alto livello (HLS) basata su C++ e SystemC. La modalità multi-VT con riconoscimento fisico di Catapult, con stima e ottimizzazione a basso consumo, oltre a una gamma di soluzioni di verifica all'avanguardia rendono Catapult HLS molto più di un semplice «da C a RTL».

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Catapult High-Level Synthesis Solutions

Le soluzioni Catapult High-Level Synthesis offrono supporto per i linguaggi C++ e SystemC, indipendenza da FPGA e ASIC, stima e ottimizzazione della potenza ASIC oltre alle ultime novità in materia di area Multi-VT con riconoscimento fisico e ottimizzazione delle prestazioni per elevare i suoi progetti.

Sintesi C++/SystemC Synthesis

Un flusso HLS completo che prende C++ o SystemC come input di progettazione e si rivolge in modo ottimale alle implementazioni ASIC, eFPGA o FPGA ottimizzate per la tecnologia di frequenza e destinazione.

Low-Power Solutions

Per quanto riguarda l'esplorazione dello spazio nelle prime fasi di progettazione, la stima della potenza e l'ottimizzazione per ASIC RTL a basso consumo, Catapult genera un RTL altamente efficiente ottimizzato con la nostra tecnologia PowerPro integrata.

Una grafica vettoriale di una catapulta con parti etichettate come «Braccio», «Contrappeso» e «Trigger».

Soluzioni AI

Catapult AI migliora l'HLS per l'esplorazione accelerata della progettazione, l'analisi e le prestazioni di quantizzazione, la previsione della potenza e dell'area.

Catapult High-Level Verification Solutions

Acceleri il suo flusso di verifica di alto livello (HLV) con metodi noti e affidabili utilizzando la piattaforma Catapult HLV. Riduca i tempi e i costi complessivi della verifica SoC fino all'80% sfruttando il controllo della progettazione di alto livello, la copertura del codice/funzionale e i metodi statici e formali.

Catapult Coverage

Copertura del codice compatibile con HLS che include il supporto per statement, branch, condition, expression (FEC) e la copertura dell'accesso agli array più una copertura funzionale ispirata a SystemVerilog con supporto per covergroup, coverpoint, bin e cross.

Catapult Formal Verification Tools

Trova formalmente errori, ambiguità e problemi di progettazione dei problemi o errori relativi ai vincoli dell'utente nelle prime fasi del processo HLS. Anche con differenze di tempistica e interfacce, Catapult Formal consente la verifica e il flusso di chiusura della copertura.

Sistema SLEC

Verifichi la correttezza di RTL rispetto ai suoi modelli di alto livello utilizzando SLEC. Dimostrazione abilitante che le specifiche e l'implementazione sono identiche nonostante le differenze di linguaggio, tempistica o astrazione.

Verifica di alto livello

Questa HL-Systemc

La verifica della progettazione di alto livello con l'espansione Questa HL-SYC aiuta a eliminare i problemi prima della sintesi avviando la verifica nelle prime fasi del flusso.