DDRx tervezés és ellenőrzés

A HyperLynx integrált jelintegritási és időzítési elemzést végez a Double Data Rate (DDR) interfészekhez, ellenőrzi a jelminőséget, a ferde és az időzítési követelményeket. Az automatizált elrendezés kibontása, a 3D EM modellezés és a fejlett szimulációs technikák támogatják az energiatakarékos elemzést és a DDR5 alkalmazásokat.

HyperLynx erőforrások

DDR interfészek elemzése

A DDR interfészek több jelcsoportot tartalmaznak, mindegyik egyedi jelminőségi követelményekkel rendelkezik. Relatív időzítési kapcsolataik is vannak a jelcsoportok között, amelyeket kielégíteni kell. Az összes csoport összes jelét elemezni kell annak biztosítása érdekében, hogy a tervezés a tervezett módon működjön. Az itt látható képen több mint 64 jel található, beleértve az órát, a parancs/címet, az adatokat, az adatátvitelt és az állapotot. Bármely jel esetén a jelminőség vagy időzítési probléma a teljes interfész működésképtelenné teheti.

Szerencsére a DDR interfészek a JEDEC specifikációkkal vannak társítva, amelyek dokumentálják az interfész követelményeit - de csak az interfész DRAM oldalára vonatkozóan. A JEDEC nem határozza meg a vezérlő I/O jelét vagy időzítési követelményeit, így a különböző vezérlők egyedi viselkedéssel rendelkeznek, amelyeket figyelembe kell venni az elemzés során. A vezérlők például interfész, bájt, csiszolás vagy egyedi bit alapon végezhetnek deskeinget - vagy egyáltalán nem.

Az interfész működésének biztosításához biztosítani kell, hogy a jelminőségi és időzítési követelmények teljesüljenek minden jel és csoportok közötti kapcsolat esetében, beleértve a vezérlő-specifikus viselkedést is. Ehhez az összes jel és az utófeldolgozási hullámforma adat szimulálására van szükség a szemmérések kivonásához és a repülési idők összekapcsolásához az időzítési számítások során történő felhasználáshoz. Ezt az elemzést egy teljes DDR interfészhez nehéz elvégezni, mivel több tucat jel van benne. Ideális esetben ezt az elemzést teljesen automatizálni kell, az elemzési lépések összetettsége és száma miatt.

A DDR4 és DDR5 interfészek elemzése DDR tervezése és ellenőrzése, amely kiszámítja a JEDEC specifikációkat a HyperLynx képernyőképként.

Automatizált teljes felületű elrendezés utáni ellenőrzés

Számítógépes interfész grafikonokkal, diagramokkal és adatmegjelenítésekkel több képernyőn

A HyperLynx teljesen automatizálja a teljes felületű DDR utólagos elrendezés ellenőrzését azáltal, hogy kombinálja az automatizált elrendezési topológia kivonását a fejlett DDR protokoll-érzékelő szimulációval, az átfogó hullámforma utófeldolgozással és a jelentések generálásával.

A HyperLynx DDR ellenőrzés többféle elrendezési modellezési pontosságot kínál, lehetővé téve a különböző fizikai jelenségek be- és kikapcsolását, hogy megállapítsa azok egyedi hatásait a rendszer általános teljesítményére. Az automatizált elemzési folyamatok teljes mértékben integrálódnak a HyperLynx Advanced Solvers megoldásokkal, amelyek pontos modellezését biztosítják a nem ideális visszatérési útvonalak, a visszatérési árammegosztás és az egyidejű kapcsolási zaj (SSN) hatásainak pontos modellezését. A legjobb az egészben, hogy az elrendezési modellezés teljesen automatizált - csak adja meg az érdeklődésre számot tartó jeleket, a jelek agresszorként való tekintésének kritériumait -, a többit pedig a HyperLynx végzi.

A HyperLynx DDR elrendezés utáni ellenőrzés protokoll-specifikus elemzést végez a kiválasztott DRAM technológia és vezérlő jellemzői alapján, és részletes HTML-jelentést készít, amely megmondja, mi történt, mi sikerült és mennyivel.

Elrendezés előtti tervezési elemzés

A HyperLynx DDR elrendezés előtti PCB-tervezési elemzés, amely bemutatja a nyomjelek egy részhalmazára javasolt elrendezését és elemzését.

A megfelelő útválasztási stratégia meghatározása után a kényszerek grafikusan rögzíthetők és automatikusan beilleszthetők az elrendezésbe.

Ahogy a DDR sebessége növekszik, a feszültség és az időzítési margók továbbra is csökkennek, ezért az elrendezés megkezdése előtt feltétlenül alaposan meg kell vizsgálni a tervezési teret szimulációval. A legtöbb DDR elemzési módszer szinte kizárólag az elrendezés előtti elemzésre összpontosít, ahol egy maroknyi jelet elemeznek, hogy megjelenítsék a teljes interfész működését.

Az elrendezés előtti elemzés során kritikus fontosságú a tervezés modellezése, mivel azt valójában egy idealista ábrázolás helyett építik fel, amelyet gyakorlatilag nem lehet elkészíteni vagy gyártani. A HyperLynx szorosan integrálva van a Z-Zero Z-Planner (TM) szoftverével annak biztosítása érdekében, hogy a tervezési halmozgatási és nyomkövetési jellemzők olyan fizikai valóságot képviseljenek, amely egy adott gyártónál megvalósítható.

Az elrendezés előtti elemzés egy interaktív folyamat, ahol a tervezők létrehoznak egy javasolt elrendezési topológiát, elemzést futtatnak, áttekintik az eredményeket és iterálják. Fontos, hogy az elemzési folyamat jelentse a tervezés feszültségét és időzítési margóit, mivel azokat ténylegesen a rendszer kontextusában mérjük. A HyperLynx elrendezés előtti elemzést a LineSIM vázlatszerkesztő vezérli, amely lehetővé teszi a tervezők számára, hogy felfedezzék az útválasztási sorrend, a befejezés, a rétegek útválasztásának geometriákon keresztül és a nyomvonalhossz/geometria/távolság hatását tervezésük teljesítményére.

Egységes elrendezés előtti és elrendezés utáni elemzés

Az elrendezés előtti elemzés olyan elrendezési irányelveket határoz meg, amelyeknek lehetővé kell tenniük a rendszer megfelelő működését, ha az elrendezés előtti feltárás átfogó volt, és az elrendezési szabályokat teljes mértékben betarták. Az elrendezés utáni ellenőrzés elemzi a tervezés tényleges kialakításának módját, és észleli azokat az eseteket, amikor az irányelveket nem követték helyesen, vagy egyszerűen nem voltak elég átfogók.

Az elemzés mindkét formája fontos. Az elrendezés előtti feltárás segít optimalizálni az elrendezési erőfeszítéseket és elkerülni a túlzott újra Az elrendezés utáni ellenőrzés segít biztosítani, hogy a tervezés készen álljon a prototípus ellenőrzésére, és nem tartalmaz olyan problémákat, amelyek meghibásodását okozzák a laboratóriumban, ahol a hibakeresés, frissítés és újrafeldolgozás időigényes és költséges.

Az elrendezés előtti feltárás elvárásokat állapít meg a tervezés működésére vonatkozóan, és milyen lesz a működési árrés. Az elrendezés utáni ellenőrzésnek ugyanazt az elemzési folyamatot kell végrehajtania, és ugyanúgy kell jelentenie az eredményeket, mint az elrendezés előtti feltárásnak, így a két eredménykészlet könnyen összehasonlítható. Ideális esetben az elemzési folyamatot teljesen automatizálni kell, a folyamat összetettsége és lépéseinek száma miatt. Pontosan ezt teszi a HyperLynx DDR elemzés - ugyanazt az automatizált elemzési folyamatot használja, amely ugyanazokat az eredményeket ugyanabban a formátumban jelenteti -, hogy az elrendezés során felmerült problémák gyorsan elkülönülhetők és megoldhatók legyenek.

HyperLynx elrendezés előtti elemző szoftverkép, amely a jelek optimalizálását és ellenőrzését mutatja.

Átfogó szimulációs eredményjelentés

Szoftverfelület grafikonokkal, diagramokkal és adattáblázatokkal, amelyek pénzügyi vagy analitikai információkat jelenítenek meg

A HyperLynx DDR elemzés átfogó jelentést készít, amely felsorolja az elemzett jeleket, és megmutatja, mi ment el, mi sikertelen és mennyivel.

Az eredményeket hiperhivatkozott HTML formátumban mutatjuk be fülek szerint rendezve, amelyek tartalmazzák az adatolvasást, az adatírást, a cím/parancsot, a differenciáljeleket, a DQ/DQS ferde és a szemdiagram-ábrákat. Egy külön összefoglaló lap az általános jelentést egy törzseredménytáblázatba tekeríti. A jelentés minden lapja megmutatja a JEDEC paraméterek és a vezérlőspecifikus paraméterek szükséges és mért értékeit, valamint hiperhivatkozásokat, amelyek lehetővé teszik a felhasználók számára a mérési részletek megtekintését egy interaktív hullámformá-megjelenítőben. Az eredmények szűrhetők és rendezhetők, lehetővé téve a tervezők számára, hogy gyorsan meghatározzák a minimális/maximális értékeket és elkülönítsék a problémás területeket.

Egy külön, interaktív szemdiagram-megjelenítő táblázatos formában mutatja be a jelentés főbb eredményeit, lehetővé téve a tervek számára, hogy a táblázatban jelsor kiválasztásával szemdiagramot ábrázoljanak. A táblázat szűrhető és rendezhető, hasonlóan a HTML-jelentéshez. A megfelelő, protokoll-specifikus szemmaszk megjeleníthető a jel feszültségének és időzítési margóinak megjelenítésére.

Fejlett, protokolltudatos DDR elemzés

A teljes felületű DDR elemzés összetett, protokoll- és eszközspecifikus folyamat. A pontos analitikai folyamat, a hullámforma mérések és az időzítés számítása eltérő a használt DRAM technológiától és vezérlőtől függően. A HyperLynx megérti a DDR-2,3,4,5 és LPDDR-2,3,4,5 technológiák protokollkövetelményeit, beleértve a pufferelt (regisztrált) DDR5 memóriákat is. A HyperLynx az időzítési modellek és az elemzési varázsló beállítási beállításainak kombinációját használja a vezérlő képességeinek és az elemzés konfigurálásának meghatározásához. Az elemző varázsló által megadott Controller képességei közé tartozik az 1T/2T címidőzítés, az olvasási és írási szintezés, a dinamikus lezárási beállítás, a DQ/DQS feliratozási képességek stb.

Az adatátviteli sebesség növekedésével a jelek és a Power Delivery Network (PDN) közötti kölcsönhatások egyre fontosabbá válnak, és a tervezés rendelkezésre álló működési margének jelentős részét elfogyaszthatják. Ezeknek a hatásoknak a modellezése pontos szimulációs modellt igényel a kombinált jel/áramellátó hálózat számára. A HyperLynx DDR elemzés zökkenőmentesen integrálva van a HyperLynx Advanced Solvers hibrid megoldással ezeknek a szimulációs modelleknek a létrehozásához. A Power-Aware elemzéssel a nem ideális jelvisszatérési útvonalak, a visszatérési útvonal árammegosztása és az egyidejű kapcsolási zaj hatásai szelektíven belefoglalhatók vagy kizárhatók az elemzésből, lehetővé téve a működési margókra gyakorolt hatásuk mértékének számszerűsítését.

A DDR5 memória egy teljesen új fejezetet jelent a DDR modellezésben és szimulációban, mivel a kiegyenlítő áramkörök beépülnek az eszközvevőkbe. Ehhez új generációs DDR5 (IBIS-AMI) szimulációs modellek és szimulációs technikák szükségesek. Ezenkívül a DDR5 kötelezi a szemmargók kiszámítását 1e-16 valószínűséggel, ami a hagyományos DDR szimulációs technikákkal nem lehetséges. A HyperLynx teljes mértékben támogatja a DDR5 IBIS-AMI szimulációs modelleket a legújabb funkciókkal, és több szimulációs módszert támogat, hogy különböző kompromisszumokat biztosítson a szimulációs sebesség és a pontosság között. A HyperLynx lehetővé teszi az IBIS-AMI modellek használatát egyvégű analóg meghajtókkal is, amelyek változó emelkedési/esési impedanciákkal és élsebességgel rendelkeznek - ami nem része magának az IBIS-AMI specifikációnak.

HyperLynx DDR4 és DDR5 képernyőkép, amely egy DRAM lapkakészlet protokoll-elemzését és időzítési számításait mutatja.

A HyperLynx DDR5 Advanced Analysis támogatja a emelkedési/esési aszimmetria egyidejű modellezését és az eredmények 1e-16-ig történő kiszámítását, megfelelve a DDR5 specifikáció legszigorúbb követelményeinek.

DDRx tervezés és ellenőrzés

DDR interfész elemzés