ReqTracer

Ezen a webináriumon megtudhatja, hogyan valósíthatja meg a párhuzamos állításokat a SystemVerilog Assertions (SVA) segítségével, és mélyebben megértheti, hogyan tudják kiegészíteni a meglévő ellenőrzési módszertanokat.

Harry Foster kiemeli a 2022-es Wilson Research Group funkcionális ellenőrzési tanulmányának kulcsfontosságú megállapításait, és értelmezését és elemzését adja az ASIC és FPGA tervezésének és ellenőrzésének napjainkban kialakuló trendjei mögött.

Ezen a webináriumon megtudhatja, hogyan teszi lehetővé az UVM keretrendszer és a Questa Verification IP

tesztpaddal létrehozása egy nap alatt, így a csapat a tesztek létrehozására és a lefedettség lezárására összpontosíthat.

Ebben a webináriumban megvizsgáljuk, hogyan lehet hatékony újrafelhasználható tesztpadokat létrehozni azáltal, hogy elrejtjük a jeleket, és biztosítjuk a tesztíróknak egy proxyt, amely lehetővé teszi számukra, hogy azonnal megkezdjék a tesztek írását.

Ebben a webináriumban megtudhatja, hogyan hozhat létre testbench tranzakciókat és komponensosztályokat, amelyek könnyen hibakerezhetők és újra felhasználhatók. További szabályok jelennek meg a SystemVerilog kódhoz a gyakori hibák megelőzése érdekében.

Ebben a webináriumban megtudhatja, hogy a SystemVerilog számos dinamikus adat- és tömbtípussal rendelkezik. Megmutatja, hogy melyiket válassza az eredménytáblákhoz, a ritka memóriákhoz, a hash tömbökhöz, a tesztpadokhoz és egyebekhez.

Ezen a webináriumon megtudhatja, hogyan lehet a hardverregisztereket bitszintre modellezni, vagy összetett adattípusokat építeni, amelyek különböző elemek keverékét tartalmazzák, például 4 állapotú logikát, 2 állapotú egész számokat, valós számokat és felsorolt típusokat.

Ebben a webináriumban megtudhatja, hogyan hozhat létre osztályokat UVM tranzakciókhoz, más néven szekvenciaelemekhez. Azt is megmutatja, hogy hol vannak létrehozva és használva ezeket a tesztpadban, és melyik osztállyal kezdje.

Ebben a webináriumban megtanulhatja, hogyan hozhat létre osztályokat az UVM szekvenciákhoz, amelyek egy vagy több tranzakciót tartalmaznak, hogyan indít el egy tesztosztály egy szekvenciát, és hogyan áramlanak a tranzakciók a szekvenciába és onnan a tesztpadon többi részébe.

Ezen a webináriumon megismerheti azt a két leggyakoribb problémát, amikor a kényszermegoldó eredményei nem felelnek meg a szándékának: hogyan alkalmazhatók a Verilog kifejezés-értékelési szabályok, és hogy a valószínűség milyen hatással van a megoldási értékek kiválasztására.

Ezen a webináriumon megismerheti az UVM 1800.2 változásait az UVM 1.2 és 1.1d alkalmazásból, így felkészülhet az új szabvány elfogadására. Bemutatjuk az UVM 1800.2 legfontosabb kiegészítéseit és az új UVM szakácskönyvben szereplőket.