all
C++/SystemC Synthesis
Átfogó HLS áramlás, amely a C++ vagy a SystemC bemenetként használja, és optimálisan megcélozza az ASIC, eFPGA vagy FPGA implementációkat, amelyek a frekvencia- és céltechnológiára hangoltak.
Magas szintű szintézis és ellenőrzés
A Siemens magas szintű szintézis (HLS) és ellenőrzési (HLV) platformja javítja az ASIC és FPGA tervezési és ellenőrzési folyamatát a hagyományos RTL-hez képest. A C++ vagy a SystemC Catapult használata az egyedi HLV megoldások mellett kiváló minőségű eredményeket biztosít a teljesítmény, a teljesítmény és a terület szempontjából.
TRENDEK ÉS TECHNOLÓGIÁK
Az RTL tervezése és ellenőrzése túl lassú és drága
Az RTL termelékenysége, különösen az új és összetett értéknövelő blokkok esetében, megállt. A vezeték nélküli, 5G, AI/ML, autóipari vagy videó/képfeldolgozás szilíciumban előnyökkel járó új és újszerű architektúrák kialakításának tervezési és ellenőrzési kihívásai nem teszik könnyebbé a tervezőcsapatok életét.
Építészeti kutatás
A hardver korlátozott lesz a rendszer teljesítménye? A megfelelő alapvető memóriaarchitektúrát választotta? Vagy csak a rendszerintegráció során tudta meg? A magas szintű szintézis felgyorsítja a tervezési űrkutatást.
Optimális teljesítményteljesítmény és terület
A teljesítmény, a teljesítmény és a terület optimális egyensúlyának biztosítása a tervezési igények kielégítéséhez nehéz. Túl kevés teljesítmény, túl sok teljesítmény vagy túl sok terület, és előfordulhat, hogy hiányzik egy termékciklus. Használja ki a HLS-t a jobb és gyorsabb tervezéshez.
Még mindig hibakeresi az RTL-t?
Az RTL késői hibáinak felfedezése elmulasztott lehetőségeket, kevésbé versenyképes szilíciumot, elhárító késéseket és ECO fejfájást jelent. A Catapult HLS tervezése és ellenőrzése az első alkalommal megfelelő RTL-terveket biztosít, csökkentett szerver- és szerszámköltséggel.
VIRTUÁLIS HLS SZEMINÁRIUM
A Catapult ügyfelek megvitatják a HLS valós használatát
Az elmúlt években robbanás történt a HLS alkalmazása a chiptervezéshez, amelyet a tervezés és az ellenőrzés növekvő összetettsége, valamint a piaci nyomás iránti idő következett be. A Catapult HLS lehetővé teszi a tervezők számára, hogy gyorsabban forgalmazzák chipeiket a teljes tervezési és ellenőrzési folyamat lerövidítésével.
Katapult High-Level Synthesis Solutions
A Catapult High-Level Synthesis megoldások a C++ és SystemC nyelvi támogatást, az FPGA és ASIC függetlenséget, az ASIC teljesítménybecslést és optimalizálást, valamint a legújabb fizikailag tudatos multi-VT területeket és teljesítményoptimalizálást biztosítanak a tervek javítása érdekében.
Catapult High-Level Verification Solutions
Gyorsítsa fel a magas szintű ellenőrzési (HLV) folyamatot ismert és megbízható módszerekkel a Catapult HLV Platform segítségével. A magas szintű tervezés-ellenőrzés, a kód/funkcionális lefedettség, valamint a statikus és formális módszerek kihasználásával akár 80% -kal csökkentse a teljes SoC-ellenőrzés átfutási idejét és költségeit.
Erőforrás-könyvtár
Katapult magas szintű szintézis
Tudja meg, hogyan teszi lehetővé a Catapult High-Level Synthesis and Verification platform, hogy többet tegyen meg, és hogyan teheti meg jobban. Tudjon meg többet az AI/ML-ről, a mély tanulásról, a számítógépes látásról, a kommunikációról, a videóról stb. A Siemens magas szintű szintézis és ellenőrző (HLS és HLV) eszközei biztosítják a szükséges versenyelőnyt.
