all
Magas szintű szintézis és ellenőrzés
A Siemens magas szintű szintézis (HLS) és ellenőrzési (HLV) platformja javítja az ASIC és FPGA tervezési és ellenőrzési folyamatát a hagyományos RTL-hez képest. A C++ vagy a SystemC Catapult használata az egyedi HLV megoldások mellett kiváló minőségű eredményeket biztosít a teljesítmény, a teljesítmény és a terület szempontjából.
TRENDEK ÉS TECHNOLÓGIÁK
Az RTL tervezése és ellenőrzése túl lassú és drága
Az RTL termelékenysége, különösen az új és összetett értéknövelő blokkok esetében, megállt. A vezeték nélküli, 5G, AI/ML, autóipari vagy videó/képfeldolgozás szilíciumban előnyökkel járó új és újszerű architektúrák kialakításának tervezési és ellenőrzési kihívásai nem teszik könnyebbé a tervezőcsapatok életét.
Építészeti kutatás
A hardver korlátozott lesz a rendszer teljesítménye? A megfelelő alapvető memóriaarchitektúrát választotta? Vagy csak a rendszerintegráció során tudta meg? A magas szintű szintézis felgyorsítja a tervezési űrkutatást.
Optimális teljesítményteljesítmény és terület
A teljesítmény, a teljesítmény és a terület optimális egyensúlyának biztosítása a tervezési igények kielégítéséhez nehéz. Túl kevés teljesítmény, túl sok teljesítmény vagy túl sok terület, és előfordulhat, hogy hiányzik egy termékciklus. Használja ki a HLS-t a jobb és gyorsabb tervezéshez.
