Katapult magas szintű szintézis és ellenőrzés

A Catapult a legszélesebb körű hardvertervezési megoldásokat kínálja a C++ és a SystemC-alapú magas szintű szintézis (HLS) számára. A Catapult fizikailag tudatos, multi-VT módja, alacsony fogyasztású becsléssel és optimalizálással, valamint számos vezető ellenőrzési megoldással a Catapult HLS nem csupán „C-től RTL” -ig.

HLS & HLV közelgő események HLS és HLV erőforrás-könyvtár

Katapult High-Level Synthesis Solutions

Catapult High-Level Synthesis megoldások a C++ és SystemC nyelvi támogatást, az FPGA és ASIC függetlenséget, az ASIC teljesítménybecslést és optimalizálást, valamint a legújabb fizikailag tudatos multi-VT területeket és teljesítményoptimalizálást biztosítanak a tervek javítása érdekében.

C++/SystemC Synthesis

Átfogó HLS áramlás, amely a C++ vagy a SystemC bemenetként használja, és optimálisan megcélozza az ASIC, eFPGA vagy FPGA implementációkat, amelyek a frekvencia- és céltechnológiára hangoltak.

Alacsony fogyasztású megoldások

A@@

mi a korai tervezésű űrkutatást, a teljesítménybecslést és az alacsony fogyasztású ASIC RTL optimalizálását illeti, a Catapult rendkívül hatékony RTL-t generál, amelyet optimalizálunk a mi rendszerünkkel PowerPro technológia a motorháztető alatt.

Egy katapult vektorgrafikája címkézett részekkel, például „Arm”, „Countweight” és „Trigger”.

AI megoldások

Catapult AI javítja a HLS-t a gyorsított tervezési feltáráshoz, kvantálási elemzéshez, valamint teljesítmény-, teljesítmény- és terület-előrejelzéshez.

Katapult High-Level Verification Solutions

Gyorsítsa fel a magas szintű ellenőrzési (HLV) folyamatot ismert és megbízható módszerekkel a Catapult HLV Platform segítségével. A magas szintű tervezés-ellenőrzés, a kód/funkcionális lefedettség, valamint a statikus és formális módszerek kihasználásával akár 80% -kal csökkentse a teljes SoC-ellenőrzés átfutási idejét és költségeit.

Catapult Coverage

HLS-tudatos kódlefedettség, beleértve a utasítás, ág, állapot, kifejezés (FEC) és tömbhozzáférési lefedettség támogatását, valamint a SystemVerilog által inspirált funkcionális lefedettséget a fedőcsoportok, fedőpontok, tárolók és keresztek támogatásával.

Catapult Formal Verification Tools

Formálisan a HLS folyamat elején találja meg a hibákat, kétértelműségeket és problématervezési problémákat vagy felhasználói kényszerítő hibákat. A Catapult Formal még az időzítés és az interfészek közötti különbségek ellenére is lehetővé teszi az ellenőrzést és a lefedettségzárási folyamatot.

SLEC System

Ellenőrizze az RTL helyességét a magas szintű modellekkel szemben a SLEC segítségével. Lehetővé teszi annak bizonyítását, hogy a specifikáció és a megvalósítás azonos a nyelvi, az időzítés vagy az absztrakciós különbségek ellenére.

Magas szintű ellenőrzés

Questa HL-SystemC

Questa HL-SYC bővítéssel végzett magas szintű tervezés-ellenőrzés segít kiküszöbölni a szintézis előtti problémákat azáltal, hogy az ellenőrzést az áramlás korai szakaszában