Ahogy a félvezető kialakítások fejlettebbé válnak, és a SoC komplexitása növekszik, az ellenőrzési szűk garak keresztmetszetek késleltethetik az ütemezéseket és A Calibre második generációs Verilog-to-LVS (V2LVS) moduláris, párhuzamos architektúrát vezet be, amely drámai módon felgyorsítja a netlist fordítását, akár 92% -kal csökkenti a memóriafelhasználást, és továbbfejlesztett hibakeresési információkat nyújt. Az új jelentések, a villamosenergia-/földi hálózat kezelése és a felhasználói élmény fejlesztése megbízható, skálázható elrendezést és sematikus jelzést biztosít. Ez a cikk az új V2LVS-en belüli építészeti innovációkat és felhasználóvezérelt fejlesztéseket tárja fel, kiemelve a valódi vásárlói előnyöket, a hatékonyság javítását és a digitális tervezés-ellenőrzés jövőbeli képességeinek ütemtervét.
