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Synthèse C++/SystemC
Un flux HLS complet utilisant C++ ou SystemC comme entrée de conception et ciblant de manière optimale les implémentations ASIC, eFPGA ou FPGA adaptées à la fréquence et à la technologie cible.
Synthèse et vérification de haut niveau
La plateforme de synthèse de haut niveau (HLS) et de vérification (HLV) de Siemens améliore la conception et le flux de vérification de vos ASIC et FPGA par rapport à la RTL traditionnelle. L'utilisation de C++ ou de SystemC Catapult permet d'obtenir des résultats de première qualité en termes de performances, de puissance et de surface, en plus de solutions HLV uniques.
TENDANCES ET TECHNOLOGIES
La conception et la vérification du RTL sont trop lentes et trop coûteuses
La productivité du RTL, en particulier pour les blocs à valeur ajoutée nouveaux et complexes, est au point mort. Les défis de conception et de vérification liés à la création de nouvelles architectures offrant des avantages en matière de silicium pour le sans fil, la 5G, l'intelligence artificielle, l'automobile ou le traitement vidéo/image ne simplifient pas la vie des équipes de conception.
Exploration de l'architecture
Les performances de votre système seront-elles limitées ? Avez-vous choisi la bonne architecture de mémoire fondamentale ? Ou ne l'avez-vous découvert que lors de l'intégration du système ? La synthèse de haut niveau accélère votre exploration de l'espace de conception.
Puissance, puissance et surface optimales
Il est difficile de trouver un équilibre optimal entre performances, puissance et surface pour répondre à vos besoins en matière de design. Trop peu de performances, trop de puissance ou trop de surface et vous risquez de rater un cycle de production. Tirez parti du HLS pour concevoir mieux et plus rapidement.
Êtes-vous toujours en train de déboguer RTL ?
Découvrir des bugs tardivement sur RTL signifie des opportunités manquées, une baisse de compétitivité, des retards et des maux de tête liés à l'écologie. La conception et la vérification de Catapult HLS fournissent des conceptions RTL adaptées du premier coup, tout en réduisant le coût des serveurs et des outils.
SÉMINAIRE HLS VIRTUEL
Les clients de Catapult parlent de leur utilisation réelle du HLS
Ces dernières années, l'adoption du HLS pour la conception de puces a explosé en raison de la complexité croissante de la conception et de la vérification ainsi que des pressions liées aux délais de mise sur le marché. Catapult HLS permet aux concepteurs de commercialiser leurs puces plus rapidement en raccourcissant le flux global de conception et de vérification.
Solutions de synthèse de haut niveau Catapult
Les solutions de synthèse de haut niveau Catapult offrent la prise en charge des langages C++ et SystemC, l'indépendance des FPGA et des ASIC, l'estimation et l'optimisation de la puissance des ASIC, ainsi que les dernières nouveautés en matière de zone multi-VT à prise en charge physique et d'optimisation des performances pour améliorer vos conceptions.
Solutions de vérification de haut niveau Catapult
Accélérez votre flux de vérification de haut niveau (HLV) à l'aide de méthodes connues et fiables grâce à la plateforme Catapult HLV. Réduisez le délai et les coûts globaux de vérification de votre SoC jusqu'à 80 % grâce à une vérification de conception de haut niveau, à une couverture code/fonctionnelle et à des méthodes statiques et formelles.
Bibliothèque de ressources
Synthèse de haut niveau par catapulte
Découvrez comment la plateforme de synthèse et de vérification de haut niveau Catapult vous permet d'en faire plus et de mieux. En savoir plus sur l'intelligence artificielle et le machine learning, le deep learning, la vision par ordinateur, les communications, la vidéo, etc. Les outils de synthèse et de vérification de haut niveau (HLS et HLV) de Siemens vous offrent l'avantage concurrentiel dont vous avez besoin.
