Associée à une gamme de moteurs de pointe, cette puissante approche de vérification permet de détecter les bogues, de vérifier les limites et de mettre en place des stratégies complètes. Le SLEC est conçu pour compléter la vérification classique basée sur la simulation, et il est intégré à des outils de débogage tels que Siemens EDA Visualizer pour comprendre les falsifications.
Vérification officielle de C++/SystemC/RTL
Lorsque les designers transfèrent des descriptions de haut niveau en RTL, ou qu'ils optimisent la puissance en RTL, ils doivent savoir si le résultat est équivalent à celui de l'original sur le plan fonctionnel. Les moteurs SLEC proposent des solutions pour la vérification d'équivalence RTL manuelle, de synthèse de haut niveau (générée par catapulte) et optimisée en termes de puissance.
Training à la demande Catapult
La bibliothèque de formation à la demande Catapult High-Level Synthesis (HLS) contient un ensemble de parcours d'apprentissage avec des modules destinés à initier les ingénieurs au HLS et à la vérification de haut niveau.
Groupe de synthèse et de vérification de haut niveau
Un groupe pour discuter des subtilités de la conception et de la vérification à l'aide des outils Siemens EDA HLS et HLV. Participez à la discussion sur les nouveaux sujets, les fonctionnalités, le contenu et les experts techniques.
HLS Libs
Un ensemble de bibliothèques gratuites et ouvertes implémentées en C++ standard pour une conception matérielle et logicielle précise au bit par bit. C'est une communauté ouverte d'échange de connaissances et de propriété intellectuelle sur le HLS qui peut être utilisée pour accélérer la recherche et la conception.
Blog sur la conception et la vérification HLS
Blog sur les méthodologies et techniques de conception et de vérification de synthèse de haut niveau (HLS) de nouvelle génération.
Catapult Support
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