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Dans ce webinaire, vous apprendrez pourquoi la vérification formelle est l'élément clé pour réussir à l'ère de Next Normal, où le succès du silicium au premier passage est crucial et assurer la qualité tout au long de votre cycle de vérification est essentiel.

Dans ce webinaire, nous discuterons des techniques suivantes : Abstraction de base, mise en place et optimisation des contraintes, indépendance des données et non-déterminisme. Ces méthodes sont faciles à appliquer, ce qui augmente les performances d'analyse formelle.

Dans ce webinaire, nous allons montrer comment avec un peu de connaissance en conception et de prévoyance de votre part, vous pouvez tirer parti de ces deux principes (DI et ND) pour réduire votre analyse formelle à une question de minutes par rapport aux heures.

Dans ce webinaire, nous allons vous montrer comment utiliser le code de vérification de propriété standard (SVA) de l'IEEE et les outils formels standard pour vérifier rapidement et de manière exhaustive le transport de données via le DUT correspond à la spécification.

Dans ce webinaire, vous apprendrez les types de constructions DUT qui causent généralement des problèmes d'analyse formelle, et comment appliquer des techniques éprouvées pour les abstraire en toute sécurité afin que la vérification formelle puisse rapidement atteindre la clôture.

Dans ce webinaire, nous allons vous montrer comment écrire des contraintes optimales pour l'analyse formelle ; et comment sous-contraindre délibérément l'analyse pour en savoir plus sur l'efficacité des contraintes.

Dans ce webinaire, vous apprendrez comment la vérification de l'implémentation de FPGA peut accélérer le flux de conception, réduire les tests en laboratoire, permettre une utilisation agressive de l'optimisation et réduire considérablement les risques de post-production.

Protéger votre matériel est tout aussi important que protéger votre logiciel contre les cyberattaques. Cette session démontrera la vérification précoce de la sécurité sur un petit module de propriété intellectuelle (IP) destiné à l'intégration de CI.

Dans ce webinaire, vous apprendrez à comprendre les applications formelles automatiques qui peuvent être utilisées pour résoudre les défis actuels de conception et de vérification qui sont couramment observés lors du développement de conceptions ASIC et FPGA.

Dans ce webinaire, nous allons montrer comment utiliser un flux automatisé et formel assurant une couverture complète de l'espace étatique de vos registres, vérifier de manière exhaustive les comportements et tout comportement illégal sans avoir à apprendre formellement du tout.

Dans ce webinaire, nous aborderons en détail la méthodologie formelle en nous concentrant sur les ABC du formel : (A) abstraction, (B) chasse aux bogues et preuves de bâtiments, et (C) couverture dans le contexte de la vérification immobilière.

Dans ce webinaire, vous verrez la progression des applications formelles conviviales vers les premières étapes de la vérification formelle de la propriété ; l'idée pratique de la vérification formelle exhaustive au niveau du module jusqu'à la promesse d'un développement axé sur la propriété.

Dans ce webinaire, nous partagerons une méthodologie statique et formelle complète utilisant l'application automatisée Questa X-Check qui permet aux équipes de conception de provoquer des problèmes « X » au début du processus de conception RTL.

Dans ce webinaire, vous apprendrez comment tirer parti de l'analyse formelle pour trouver et corriger autant de bogues fonctionnels que possible, améliorant finalement la qualité de votre produit final et réduisant le risque de re-spins.

Dans ce webinaire, vous apprendrez pourquoi l'application formelle au début du développement raccourcit le cycle de vérification global en trouvant et en corrigeant la plupart des bogues pendant le développement plutôt que tard dans le jeu de vérification.