Clock Analyzer est un outil de visualisation logique, d'analyse et de vérification de l'horloge. Utilisé dans l'analyse d'horloge pré-CTS et la vérification de l'arbre d'horloge post-CTS, il aide les concepteurs à comprendre la propagation et la topologie de l'horloge et à fusionner des points pour déboguer les problèmes d'arborescence d'horloge, les groupes d'asymétrie et tout conflit de mode.
Clock Analyzer génère un diagramme visuel détaillé de l'architecture d'horloge, de la logique de l'horloge, de la topologie de l'horloge et des formes d'onde, aidant à comprendre la propagation de l'horloge à travers le SOC et la possibilité de simplifier le diagramme d'horloge pour une lisibilité facile. Les concepteurs peuvent explorer la logique d'horloge pour déterminer les interactions d'horloge, les exceptions de l'arbre d'horloge, les groupes d'asymétrie, les conflits de mode ou d'autres informations similaires.
Clock Analyzer aide les ingénieurs RTL et de mise en œuvre à concevoir des horloges pour minimiser le temps de débogage dans la compréhension de la topologie du réseau d'horloge. Les ingénieurs de mise en œuvre peuvent définir des contraintes de synchronisation CTS pour éliminer les itérations CTS.
Fournit des capacités pour vérifier l'implémentation du CTS dans les domaines de l'alimentation, les problèmes d'équilibrage, les DRC, les exceptions de l'arbre d'horloge, les conflits de mode et la validation de tout SDC associé au CTS.
En analysant les branches du réseau d'horloge, Clock Analyzer est capable de déterminer et d'optimiser le regroupement asymétrique des branches indépendantes du réseau d'horloge pour réduire la surface, la puissance ainsi que la congestion du réseau d'horloge.