Analysez les scénarios de partitionnement optimaux de la conception en fonction de l'objectif du concepteur. Analyse de faisabilité du RTL pour éliminer les problèmes physiques dès le début. Estimez le PPA chez RTL et générez un plan d'étage précoce. Générez des garanties pour tous les outils en aval.
Gencellicon Chip Planner est le premier outil de transfert à gauche permettant aux concepteurs d'avoir un aperçu approfondi de la faisabilité de la mise en œuvre physique de leur conception dès les premières étapes sans dépendre des outils de mise en œuvre traditionnels. Les concepteurs peuvent explorer divers scénarios de plan d'étage basés sur des métriques identifiées, avec la possibilité d'effectuer une analyse et des hypothèses, en sélectionnant le scénario le plus efficace pour la mise en œuvre.
Le planificateur de puces est conçu pour fournir la possibilité d'explorer le RTL et de suggérer diverses options de partitionnement en fonction des critères choisis. Les nouvelles repartitions RTL auront le SDC correspondant généré automatiquement.
Chip Planner fournit un aperçu précoce de la mise en œuvre physique de la conception et fournit une analyse de l'éventualité aux concepteurs pour faire les meilleurs choix possibles de plan d'étage en sélectionnant l'un des nombreux plans d'étage générés automatiquement.
La vérification unique du plan d'étage de Chip Planner permet aux concepteurs de valider les plans d'étage par rapport à l'ensemble exhaustif de règles de la description de conception réelle pour vérifier les incohérences entre le RTL, le plan d'étage, l'emplacement du port et le routage.