Événements de synthèse et de vérification de haut niveau Catapult

Construisez l'accélérateur d'inférence le plus économe en énergie pour les appareils de bord, où la victoire revient à l'équipe qui obtient la plus faible énergie par inférence. Vous devrez répondre à des exigences strictes en matière de précision et de zone pour gagner.

Rejoignez ce webinaire et le HLS Summer Hackathon pour transformer les réseaux neuronaux Python en accélérateurs RTL AI avec Catapult AI NN, explorer les compromis PPA, intégrer RISC-V et cibler les conceptions de bord FPGA ou ASIC.

RISC-V : Personnaliser les processeurs pour la performance/l'efficacité. Apprenez HLS pour construire et intégrer un coprocesseur d'inférence de mots d'ake-wake-word, en comparant la puissance, les performances et les gains de surface dans cet atelier.

L'IA Edge a besoin d'efficacité énergétique et de performances. Équilibre avec du matériel personnalisé ! Découvrez comment HLS passe du Python au matériel sur mesure. Construisez un accélérateur d'IA pour l'inférence de mots d'avertissement et mesurez les gains de puissance/performance HLS.

Découvrez comment les concepteurs électroniques peuvent utiliser HLS pour déployer des accélérateurs personnalisés. En adaptant l'accélérateur à des inférences spécifiques, il peut surpasser les GPU/TPU standard, offrant une consommation d'énergie réduite.

Rejoignez-nous à Munich où des sessions techniques animées par des pairs seront partagées sur un large éventail de sujets afin que vous puissiez explorer de nouveaux concepts ou approfondir votre domaine d'expertise de base.

Rejoignez-nous à notre événement Amérique du Nord, qui est un environnement dédié à l'échange d'idées, d'informations et de bonnes pratiques qui vous permettent de diriger dans votre rôle et de réussir avec vos clients.

Cette conférence décrira comment utiliser la synthèse de haut niveau (HLS) pour développer des accélérateurs d'IA personnalisés, ciblés sur la technologie ASIC ou FPGA. Découvrez comment vous pouvez pratiquement déployer l'inférence IA dans vos systèmes de périphérie.

Les systèmes embarqués exigent plus de puissance de calcul que les processeurs ne peuvent en fournir. Les accélérateurs matériels offrent une solution. Cette session explore HLS, transformant C++ en RTL pour ASIC/FPGA, avec des exemples concrets en ML et en traitement d'image.

Cet atelier couvrira la synthèse de haut niveau et ses avantages dans la production rapide et précise d'accélérateurs matériels. Nous allons couvrir la conception et la vérification étape par étape de l'algorithme Wakeword à l'aide de HLS.

Explorez l'architecture et la microarchitecture SoftMax pour équilibrer les performances, la zone et les ressources pour l'inférence de périphérie. Découvrez des workflows de conception FPGA agiles pour suivre le rythme de l'évolution des algorithmes.

Cette session pratique vous présentera la synthèse de haut niveau, une technologie qui convertit une fonction C ++ en une implémentation matérielle. Vous allez créer un coprocesseur RISC-V et l'intégrer dans un design Rocket Core.

Découvrez la synthèse de haut niveau et ses avantages dans la production rapide et précise d'accélérateurs matériels. Nous allons couvrir la conception et la vérification étape par étape de l'algorithme Wake Word à l'aide de HLS.

Rejoignez-nous pour explorer les capacités d'EDA AI et voir ce que l'avenir nous réserve. Nous discuterons de la grande vision d'avoir une plateforme d'IA EDA centralisée spécialement conçue.

Cet atelier couvrira la synthèse de haut niveau et ses avantages dans la production rapide et précise d'accélérateurs matériels. Nous allons couvrir la conception et la vérification étape par étape de l'algorithme Wakeword à l'aide de HLS.

Obtenez des informations précieuses sur les défis et les solutions du déploiement du ML dans le matériel. Comprenez comment HLS et hls4ml rationalisent le développement d'accélérateurs matériels basés sur les réseaux neuronaux et sont fondamentaux pour l'avenir de l'industrie.

User2User est votre occasion d'apprendre, de grandir et de communiquer avec d'autres experts techniques qui conçoivent des produits de pointe à l'aide des outils Siemens EDA.

Apprenez à utiliser HLS pour convertir C++ en RTL pour ASIC/FPGA, en activant les accélérateurs personnalisés. La session couvre les meilleures pratiques HLS et des exemples concrets en ML et traitement d'images pour les systèmes embarqués.

Explorez la synthèse de haut niveau pour une création rapide et précise d'accélérateurs matériels. Nous couvrirons la conception et la vérification de RTL avec l'algorithme Wakeword et présenterons Catapult AI NN, étendant HLS à Python pour un développement plus rapide de l'IA HW.

Rejoignez-nous à DVCon US : assistez à nos courts ateliers, déjeuners, articles et séances d'affiches. Rendez-nous visite au stand 301 pour savoir comment Siemens peut vous aider à concevoir un avenir plus intelligent plus rapidement.

Rendez-vous avec Siemens EDA pour vous concentrer sur les applications pratiques des langages, outils, méthodologies et normes pour la conception et la vérification de systèmes électroniques et de circuits intégrés afin d'améliorer vos propres flux.

Rendez-vous avec Siemens EDA pour vous concentrer sur les applications pratiques des langages, outils, méthodologies et normes pour la conception et la vérification de systèmes électroniques et de circuits intégrés afin d'améliorer vos propres flux.

Venez voir le discours d'Ankur Gupta : Comment l'IA redéfinit la conception des semi-conducteurs pour la périphérie
Mardi 10 septembre à 11h15

DVCon Taiwan est la principale conférence pour les ingénieurs de conception et de vérification, les chercheurs et les gestionnaires des industries des semi-conducteurs et de l'EDA de Taiwan.

Rendez-vous avec Siemens EDA pour vous concentrer sur les applications pratiques des langages, outils, méthodologies et normes pour la conception et la vérification de systèmes électroniques et de circuits intégrés afin d'améliorer vos propres flux.

Cet exposé montrera comment HLS peut être utilisé pour créer et évaluer rapidement plusieurs implémentations RTL pour un accélérateur d'IA à partir d'une seule description algorithmique.

Visitez les experts en automatisation de la conception électronique (EDA) de Siemens au DAC 2024, du 23 au 27 juin 2024, à San Francisco, en Californie.

La demande de puissance de calcul dans les systèmes embarqués ne cesse de croître. Déplacer les fonctions vers les accélérateurs HW est crucial. HLS automatise en convertissant les fonctions C++ en descriptions HW pour les ASIC ou les FPGA, améliorant ainsi l'efficacité en IP et ML.

Assistez à notre tutoriel informatif, déjeuner, ateliers, articles et séances d'affiches et visitez notre stand d'exposition pour savoir comment Siemens peut vous aider à concevoir un avenir plus intelligent plus rapidement.

Nous allons montrer comment HLS peut être utilisé pour migrer des fonctions spécifiques de la pile 5G L1 de SW vers HW. HLS peut permettre des déploiements 5G pratiques qui ne seraient peut-être pas possibles autrement.

Ce cours pratique permettra aux participants de développer un accélérateur d'inférence utilisant HLS. Les participants comprendront comment créer un accélérateur d'inférence sur mesure et les avantages qu'il peut apporter à un système embarqué.

Découvrez une visibilité et des informations inégalées sur le comportement fonctionnel complexe des SoC AI de l'équipe Tessent Embedded Analytics de l'AIHW, et apprenez-en davantage sur l'exploitation de la puissance de l'architecture RISC-V pour les conceptions ASIC et FPGA.

Catapult et PowerPro ont eu pas mal de sessions cette année au DAC avec une session de NVIDIA et une autre de Telechips. Utilisez les liens à la demande ci-dessous pour consulter nos présentations en kiosque.

C.E.A. présente une méthodologie qui relie le cadre DL open source N2D2 et Catapult HLS pour aider à réduire le processus de conception des accélérateurs matériels, permettant de suivre le rythme des nouveaux algorithmes d'IA.

Telechips a conçu l'IP maître AXI4 qui répond aux spécifications complètes de l'AXI4 à l'aide de C++ HLS, fournissant un accès de type logiciel aux blocs DMA, tout en atteignant un débit élevé en utilisant plusieurs niveaux exceptionnels et raffés.

Gérer la complexité de l'implémentation d'un encodeur HEVC (Kvazaar) sur FPGA avec Catapult HLS

Le Dr Panu Sjövall expliquera comment ils ont pu implémenter leur encodeur intra HEVC en temps réel intégré sur HW avec Catapult HLS.

Ce webinaire présente une méthodologie de quantification simple et robuste basée sur l'analyse des plages de valeurs.

La synthèse de haut niveau était un sujet assez brûlant chez U2U en Amérique du Nord et en Europe. Découvrez toutes nos sessions U2U 2023.

Au niveau IP, un FAI a été créé en l'espace d'un an à l'aide de Catapult, une tâche qui aurait été impossible avec le RTL traditionnel. Pour réduire la dépendance à l'égard de l'expérience du concepteur, nous avons introduit un outil DSE assisté par l'IA.

En savoir plus sur le webinaire « Améliorations architecturales pour la sécurité fonctionnelle et basse consommation des accélérateurs CNN Dataflow utilisant HLS ».

Découvrez comment C++ et SystemC/MatchLib HLS sont plus que la simple conversion de SystemC en RTL. Nous couvrirons le choix de la langue, l'exploration de l'architecture, l'estimation de puissance et l'optimisation qui fonctionnent tous pour fournir des RTL compétitifs rapidement et à bas prix.

Flux de conception comprenant la co-conception HW/SW et HLS qui permet aux développeurs de migrer des fonctions intensives de calcul d'un logiciel fonctionnant sur un processeur intégré vers un accélérateur basé sur HW en tant que périphérique basé sur bus faiblement couplé.

Découvrez comment vous pouvez utiliser la synthèse de haut niveau pour passer de Python à RTL synthétisable afin de déployer un accélérateur d'IA personnalisé plus rapidement et plus facilement que vous ne le pensiez possible.

Cornell présente HisParse : accélérateur sur la multiplication à vecteurs denses à matrice éparse. Utilisant à la fois la mise en œuvre et la simulation HLS, leurs accélérateurs clairsemés offrent une accélération prometteuse avec une bande passante accrue et une efficacité énergétique accrues.

FNAL démontre qu'un modèle d'autoencodeur NN peut être implémenté dans un ASIC tolérant aux rayonnements pour effectuer une compression de données avec perte. Cela atténue le problème de transmission de données tout en préservant les informations critiques du profil énergétique du détecteur.

Les normes 5G ouvrent le monde du développement matériel à tous ceux qui peuvent construire les meilleurs produits rentables. Catapult, Questa et Veloce permettent des solutions de conception et de vérification intégrées et fiables pour la conception de systèmes 5G.

« Microsystèmes ASA,, «, «.

Dans ce webinaire, nous allons partager ce nouveau modèle de conception matérielle basée sur les données qui produit un matériel et des logiciels considérablement meilleurs — étroitement optimisé pour des applications spécifiques.

Ce tutoriel démontrera la transformation de l'algorithme HLS sur un exemple d'algorithme d'une implémentation logicielle complète à une implémentation haute performance et efficace avec un mélange d'éléments matériels et logiciels.

Aperçu de ce qu'est HLS et comment il peut être utilisé pour créer des accélérateurs spécifiques à l'application. Il montrera comment ces accélérateurs peuvent être intégrés dans un système basé sur un processeur du point de vue matériel et logiciel.

HLS rend possible une véritable co-conception HW/SW en permettant un partitionnement précis
exploration et échange de fonctionnalités entre l'accélérateur SW et HW pour
optimiser le trafic de bus, l'utilisation de la mémoire et la charge du processeur.

L'adoption de HLS pour la conception de puces est motivée par la complexité croissante de la conception et de la vérification et les pressions liées au délai de mise sur le marché. HLS permet aux concepteurs de mettre leurs puces sur le marché plus rapidement en raccourcissant le flux global de conception et de vérification.

Cette conférence explorera comment HLS peut être utilisé pour fournir les données nécessaires pour prendre des décisions critiques de compromis de conception et expliquera comment HLS peut permettre la vérification du système dans un flux MBSE, et comment HLS peut atténuer les risques de la chaîne d'approvisionnement.

Pour comprendre quel flux Catapult HLS est le mieux adapté à nos besoins au JPL-NASA, nous avons implémenté le cœur de traitement d'image Harris Corner Détecteur à la fois en C++ intemporisé et en SystemC chronométré. Les leçons tirées de chaque flux seront présentées.

Ce tutoriel abordera la question de la qualité du design d'un point de vue unique.

Cet atelier montrera l'exemple de conception fonctionnant à différents niveaux d'abstraction, explorant les différents objectifs de vérification qui peuvent être atteints à chaque étape du processus de conception.

Harvard met en lumière leur méthodologie agile de co-conception algorithme-matériel et de co-vérification powered by la synthèse de haut niveau, ce qui leur a permis de réduire les efforts de conception VLSI frontaux de plusieurs ordres de grandeur.

Cette session montrera comment créer différents types d'accélérateurs à l'aide de HLS et comment les intégrer dans les conceptions de processeurs RISC-V. Un algorithme d'inférence IA et un algorithme de cryptage seront utilisés comme exemples.

Déployer un algorithme dans le matériel nécessite une compréhension de l'algorithme et de ses dépendances de données. Nous allons décrire un moyen automatisé d'obtenir ces informations à partir d'une description C ++ avec un chemin automatisé vers RTL via HLS.

Déployer un algorithme dans le matériel nécessite une compréhension de l'algorithme et de ses dépendances de données. Nous allons décrire un moyen automatisé d'obtenir ces informations à partir d'une description C ++ avec un chemin automatisé vers RTL via HLS.

Ce webinaire montre comment on peut obtenir une vérification complète plus rapidement à un niveau d'abstraction plus élevé tout en appliquant des techniques de vérification RTL connues et fiables.

La présentation donnera un aperçu technique de haut niveau de la plateforme Catapult HLS que vous pourrez utiliser dans vos futurs projets pour accélérer votre processus de développement.

Dans cette table ronde, nous discuterons de quelques approches intéressantes de la coconception HW/SW et des avantages et des inconvénients de ces approches. Animé par Anoop Saha et Russell Klein de Siemens et rejoints par Thierry Tambe de l'Université Harvard.

Cette conférence se concentrera sur le silicium pour la périphérie, et les choix de conception qui facilitent le déploiement de puissants algorithmes d'apprentissage automatique sur de minuscules matériels économes en énergie à faible coût.

L'IA est sur le point de devenir omniprésente dans les systèmes embarqués. Découvrez comment l'inférence peut être déployée efficacement dans des appareils à faible consommation d'énergie et soumis à des contraintes informatiques sans avoir besoin d'apporter une rallonge très longue.

Discours d'ouverture couvrant les technologies habilitantes — du HLS à la coconception matérielle et logicielle, couvrant le passé, le présent et l'avenir du processus de conception du silicium, les perturbations et les dernières tendances technologiques.